JPH02137028A

JPH02137028A - 命令制御方式

Info

Publication number: JPH02137028A
Application number: JP63292587A
Authority: JP
Inventors: Hiromi Komine; 小峰　ひろみ; Hirohisa Karibe; 雁部　洋久
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-11-18
Filing date: 1988-11-18
Publication date: 1990-05-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要］マイクロプロセッサの実行速度をあげるための命令制御
方式に関し、条件命令の条件の成立時と不成立時の実行をセレクタに
より切り替えることにより、実行速度を上げることがで
きる命令制御方式を提供することを目的とし、命令を書き込んである命令記憶回路と、命令の実行にあ
たって、命令を書き込むインストラクションレジスタと
、命令解読を行うインストラクションデコーダと、命令
を実行する実行ユニットと、無処理命令コードを書き込
んである無処理命令しジスタと、インストラクションレ
ジスタと、無処理命令レジスタとのいずれかを選択する
セレクタと、セレクタを制御する条件命令制御回路とを
備え、命令記憶回路の命令を、インストラクションレジ
スタに書き込み、インストラクションデコーダで命令解
読を行い、命令を実行する時に、条件命令の成立時と、
不成立の時の実行をセレクタにより切り替えるように構
成する。

〔産業上の利用分野〕

本発明は、マイクロプロセッサの実行速度をあげるため
の命令制御方式に関する。

例えば、マイクロプロセッサにおいて、命令を実行して
ゆく時に、条件命令では、条件が成立しているか、否か
によってジャンプするアドレスが異なり、命令の実行順
序が複雑となる。

特に、高能率符号化装置に使用されるディジタルシグナ
ルプロセッサのように、パイプライン処理を行っている
場合は、ジャンプ命令は多サイクルであるため実行時間
も長くなってしまうという問題点があり、実行時間を短
くできる命令制御方式が必要となる。

〔従来の技術〕

第５図は従来例を説明するブロック図、第６図は従来例
の条件命令の実行を説明する図、第７図は従来例のタイ
ムチャートを説明する図をそれぞれ示す。

第５図の示す従来例は、命令を書き込んである命令記憶
回路（１）と、命令の実行にあたって、命令を書き込むインストラクシ
ョンレジスタ（２）と、命令解読を行うインストラクションデコーダ（３）と、命令を実行する実行ユニット（４）とを具備している。

上述の構成において、命令記憶回路（１）に書き込んで
ある命令を、インストラクションレジスタ（２）にロー
ドし、インストラクションデコーダ（３）で命令解読を
行い、実行ユニット（４）で命令を実行する。

第６図は従来例の条件命令の実行の説明であり、■で条
件命令を実行させる場合、条件Ｙを満たす時には、指定
されたジャンプ先■ヘジャンプさせ命令Ａを実行し、条
件Ｙを満たさない場合には、次のステップ■の命令Ｂを
実行してがら、次の命令のステップ■にジャンプするよ
うにする。

第７図は従来例のタイムチャートであり、プログラムカ
ウンタのｎ番地の命令が、条件ＹによりＣ番地にジャン
プする命令とする。

ここで、インストラクションレジスタは２本あり、イン
ストラクションレジスタ２１はアドレス計算を、インス
トラクションレジスタ２２は、条件判定を行うものであ
る。

■のタイミングでインストラクションレジスタ２２のｎ
の命令を実行した結果プログラムカウンタの値がＣに変
化する。その後インストラクションレジスタ２２にＣの
命令が入ってくるのは■のタイミングであり、インスト
ラクションレジスタ２２にはｎの命令が３サイクル分入
っているので、条件命令の実行には３サイクルが必要と
なる。

〔発明が解決しようとする課題〕

上述の第６図に示す従来例の条件命令のように、条件命
令の実行順序は複雑になり、且つパイプライン処理を行
っている時には、ジャンプ命令は多サイクルを要するた
め実行時間も長くなってしまう問題点がある。

本１発明は、条件命令の条件の成立時と不成立時の実行
をセレクタにより切り替えることにより、実行速度を上
げることができる命令制御方式を提供することを目的と
する。

（課題を解決するための手段〕第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１は命令を書
き込んである命令記憶回路であり、・２は命令の実行に
あたって、命令を書き込むインストラクションレジスタ
であり、３は命令解読を行うインストラクションデコーダであり
、４は命令を実行する実行ユニットであり、５は無処理命
令コードを書き込んである無処理命令レジスタであり、６はインストラクションレジスタ２と、無処理命令レジ
スタ６のいずれかを選択するセレクタであり、７はセレクタ６を制御する条件命令制御回路であり、かかる手段を具備することにより本課題を解決するため
の手段とする。

〔作　用〕

第２図は本発明の特別条件命令の実行を説明する図であ
る。

命令記憶回路１より命令がインストラクションレジスタ
２に読み出され、セレクタ６を経由してインストラクシ
ョンデコーダ３に入力される。

従来例ではジャンプ命令を使用して、条件の成立、不成
立時の処理を実行したが、本発明においては、特別条件
命令を使用する。

ここで用いる特別条件命令とは、第２図に示す如く次の
命令文に条件成立時の命令を持ち、その次の命令で条件
不成立時の命令を持つものである。

インストラクションデコーダ３で入ってきた命令が、特
別条件命令であると判断した時には条件命令制御回路７
を起動する。

条件命令制御回路７は条件フラグの状態により、条件が
成立していれば、セレクタ６にインストラクションレジ
スタ２の命令を選択する信号を与え、その次のステップ
では無処理命令を選択する信号を与え、第２図に示す命
令Ａを実行し、命令Ｂを実行しないようにする。

条件が不成立の時には、セレクタ６には、次のステップ
では、無処理命令を選択し、その次の命令でインストラ
クションレジスタ２を選択するようにして命令Ｂのみを
実行することによりマイクロプロセッサの処理速度を上
げることが可能となる。

［実施例］以下本発明の要旨を第３図〜第４図に示す実施例により
具体的に説明する。

第３図は本発明の詳細な説明する図、第４図は本発明の
実施例におけるタイムチャートを説明する図をそれぞれ
示す。なお、全図を通じて同一符号は同一対象物を示す
。

第２図に示す本発明の実施例の１．２．３．４．５．６
は第１図で説明した命令記憶回路１、インストラクショ
ンレジスタ２、インストラクションデコーダ３、実行ユ
ニット４、無処理命令レジスタ５、セレクタ６と同一機
能をもつものであり、条件命令制御回路７として、２つ
のフリップフロラフ回路（ｌｕ、ＴＦＦ回路と称する。

）７１．７２．２つの論理積回路（以下ＡＮＤ回路と称
する）７３．７４およびインバータ７５とから構成した
例である。

ここで、特別条件命令が命令記憶回路ｌよりインストラ
クションレジスタ２に読み出される。通常ＦＦ回路７２
の出力は「０」となっているため、インストラクション
レジスタ２に入った特別条件命令はセレクタ６を経由し
て、インストラクションデコーダ３に入り、特別条件命
令であることを示す「１」を出力する。

この時、条件が成立する場合には、条件フラグの状態は
「ｌ」であるため、ＡＮＤ回路７３の出力はｒｌＪ、Ａ
ＮＤ回路７４の出力は「０」となる。　第４図のタイム
チャートに示す如く、このタイミングではＦＦ回路７２
の出力は「０」であり、セレクタ６はインストラクショ
ンレジスタ２の内容、命令Ａを選択し出力する。

その次のタイミングで、ＦＦ回路７２の出力はｒｌ、と
なり、セレクタ６は無処理命令レジスタ５の内容を選択
し出力するため命令Ｂは実行されない。

逆に、条件が不成立の場合には、条件フラグは「０」で
あり、ＡＮＤ回路７３の出力は「０」、ＡＮＤ回路７４
の出力は「１」となる。

したがって、このタイミングでのＦＦ回路７２の出力は
「１」であり、セレクタ６は無出力命令レジスタ５の内
容を選択し出力するため、命令Ａは実行されず、次のタ
イミングでＦＦ回路７２の出力は「０」となるため、セ
レクタ６はインストラクションレジスタ２の内容、命令
Ｂを選択し出力することにより、命令Ｂのみが実行され
ることになる。

上述のようにセレクタ６を設け、条件命令の条件の成立
、不成立によりインストラクションレジスタ２の内容あ
るいは無処理命令レジスタ５の内容を切り替えて選択す
ることにより、マイクロプロセッサの実行速度をあげる
ことが可能となる。

〔発明の効果］以上のような本発明によれば、特別条件命令の条件の成
立、不成立時の命令をセレクタにより選択することによ
り、マイクロプロセッサの実行速度を上げることができ
るとともに、従来例に比較してプログラムのステップ数
も少なくできることから、プログラム作成の効率化、バ
グの減少が可能となり、装置全体の品質、信軌性の向上
が期待できる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の特別条件命令の実行を説明する図、第３図は本発明の詳細な説明する図、第４図は本発明の実施例におけるタイムチャートを説明
する図、第５図は従来例を説明するブロック図、第６図は従来例
の条件命令の実行を説明する図、第７図は従来例のタイ
ムチャートを説明する図、をそれぞれ示す。図において、 ■は命令記憶回路、５は無処理命令レジスタ、６はセレクタ、７は条件命令制御回路、７１．７２はフリップフロップ回路、７３．７４はＡＮＤ回路、７５はインバータ、をそれぞれ示す。本発明の詳細な説明するブロック図第１図第２図本発明の実８＋１を説明する図従速令りを説明するブロック図第５図第６図本発明の実施例におけるタイムチャートを説明する図３サイクル従来例のタイムチャートを説明する図第７図

Claims

【特許請求の範囲】マイクロプロセッサの実行速度を上げるための命令制御
方式であって、命令を書き込んである命令記憶回路（１）と、命令の実
行にあたって、命令を書き込むインストラクションレジ
スタ（２）と、命令解読を行うインストラクションデコーダ（３）と、命令を実行する実行ユニット（４）と、無処理命令コードを書き込んである無処理命令レジスタ
（５）と、前記インストラクションレジスタ（２）と、前記無処理
命令レジスタ（５）とのいずれかを選択するセレクタ（
６）と、前記セレクタ（６）を制御する条件命令制御回路（７）
とを備え、前記命令記憶回路（１）の命令を、前記インストラクシ
ョンレジスタ（２）に書き込み、インストラクションデ
コーダ（３）で命令解読を行い、命令を実行する時に、
条件命令の成立時と、不成立の時の実行を前記セレクタ
（６）により切り替えることを特徴とする命令制御方式
。