JPH09101891A - 情報処理装置及び例外処理用シーケンサ - Google Patents
情報処理装置及び例外処理用シーケンサInfo
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- JPH09101891A JPH09101891A JP26041195A JP26041195A JPH09101891A JP H09101891 A JPH09101891 A JP H09101891A JP 26041195 A JP26041195 A JP 26041195A JP 26041195 A JP26041195 A JP 26041195A JP H09101891 A JPH09101891 A JP H09101891A
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Abstract
(57)【要約】
【課題】 メモリ直接アドレツシングによる例外処理状
態への応答速度の高速化を図る。 【解決手段】 あるプログラムを実行している状態（Ｓ
１０）において、割り込みが発生した場合には（Ｓ２０
＝ＹＥＳ）、例外処理用シーケンサが動作開始し、最初
に、割り込まれたプログラムのプログラム状態ＰＳＲの
スタックを退避する（Ｓ３０）。ここまでは従来と同様
であるが、次に、まず例外処理ベクタを記憶装置からロ
ードし（Ｓ４０）、続いて、プログラムカウンタＰＣの
スタック退避と例外処理ベクタのＰＣへのセットとを並
行して実行し（Ｓ５０）、例外処理ルーチンへ分岐する
（Ｓ６０）。この結果、例外処理時の直接アドレッシン
グに、従来は７サイクルを要していたのが６サイクルと
なり、応答速度を高速化することができる。
態への応答速度の高速化を図る。 【解決手段】 あるプログラムを実行している状態（Ｓ
１０）において、割り込みが発生した場合には（Ｓ２０
＝ＹＥＳ）、例外処理用シーケンサが動作開始し、最初
に、割り込まれたプログラムのプログラム状態ＰＳＲの
スタックを退避する（Ｓ３０）。ここまでは従来と同様
であるが、次に、まず例外処理ベクタを記憶装置からロ
ードし（Ｓ４０）、続いて、プログラムカウンタＰＣの
スタック退避と例外処理ベクタのＰＣへのセットとを並
行して実行し（Ｓ５０）、例外処理ルーチンへ分岐する
（Ｓ６０）。この結果、例外処理時の直接アドレッシン
グに、従来は７サイクルを要していたのが６サイクルと
なり、応答速度を高速化することができる。
Description
【０００１】
【発明の属する技術分野】本発明はパイプライン処理方
式を採用した情報処理装置における例外処理遷移時の応
答速度の高速化技術に関するものである。
式を採用した情報処理装置における例外処理遷移時の応
答速度の高速化技術に関するものである。
【０００２】
【従来の技術】従来、演算機能をＩＦ（命令読み出
し），ＩＤ（命令解読），ＥＸ（演算），ＭＡ（メモリ
アクセス），ＷＢ（ライトバツク）の５つのステージに
分け、各ステージを並列して実行することにより、図３
に示すようなパイプライン処理を実行するマイクロプロ
セッサが知られている。
し），ＩＤ（命令解読），ＥＸ（演算），ＭＡ（メモリ
アクセス），ＷＢ（ライトバツク）の５つのステージに
分け、各ステージを並列して実行することにより、図３
に示すようなパイプライン処理を実行するマイクロプロ
セッサが知られている。
【０００３】図４はこうしたマイクロプロセッサのブロ
ック図である。この種のマイクロプロセッサは、デコー
ダ１とデータパス２とから構成される。デコーダ１は、
アドレスバス４のデータに従つてメモリ（図示せず）か
らデータバス３を経由して命令を読み込み解読する。そ
して、この解読結果に応じて制御バス５を介してデータ
パス２を制御する。データパス２は、論理，算術，シフ
ト演算等を行う演算部２−１と、演算結果を格納するレ
ジスタファイル２−２と、現在のプログラムのアドレス
をカウントするプログラムカウンタ２−３と、演算部２
−１またはプログラムカウンタ２−３からアドレスバス
４への出力切り替えを行うアドレスユニット２−４とを
備える。プログラムカウンタ２−３は、ＰＣレジスタ２
−３−１及びＰＳＲレジスタ２−３−２の２本の３２ｂ
ｉｔレジスタを備えている。
ック図である。この種のマイクロプロセッサは、デコー
ダ１とデータパス２とから構成される。デコーダ１は、
アドレスバス４のデータに従つてメモリ（図示せず）か
らデータバス３を経由して命令を読み込み解読する。そ
して、この解読結果に応じて制御バス５を介してデータ
パス２を制御する。データパス２は、論理，算術，シフ
ト演算等を行う演算部２−１と、演算結果を格納するレ
ジスタファイル２−２と、現在のプログラムのアドレス
をカウントするプログラムカウンタ２−３と、演算部２
−１またはプログラムカウンタ２−３からアドレスバス
４への出力切り替えを行うアドレスユニット２−４とを
備える。プログラムカウンタ２−３は、ＰＣレジスタ２
−３−１及びＰＳＲレジスタ２−３−２の２本の３２ｂ
ｉｔレジスタを備えている。
【０００４】パイプライン処理の各ステージとブロック
図との時間的対応についていうと、ＩＦステージ時はプ
ログラムカウンタ２−３が、ＩＤステージ時はデコーダ
１とレジスタファイル２−２が、ＥＸステージ時は演算
部２−１が、ＭＡステージ時はアドレスユニツト２−４
が、ＷＢステージ時はレジスタフアイル２−２が、それ
ぞれ動作する関係にある。
図との時間的対応についていうと、ＩＦステージ時はプ
ログラムカウンタ２−３が、ＩＤステージ時はデコーダ
１とレジスタファイル２−２が、ＥＸステージ時は演算
部２−１が、ＭＡステージ時はアドレスユニツト２−４
が、ＷＢステージ時はレジスタフアイル２−２が、それ
ぞれ動作する関係にある。
【０００５】このようなマイクロプロセッサにおいて、
通常状態から例外処理状態に状態遷移するとき、（１）
割り込まれたプログラム状態の退避と、（２）例外処理
ルーチンへの分岐の２つの処理が行われる。（１）のプ
ログラム状態とは割り込まれた命令の状態レジスタとそ
の命令のアドレスであり、退避先には記憶装置またはマ
イクロプロセッサの内部レジスタを用いる。
通常状態から例外処理状態に状態遷移するとき、（１）
割り込まれたプログラム状態の退避と、（２）例外処理
ルーチンへの分岐の２つの処理が行われる。（１）のプ
ログラム状態とは割り込まれた命令の状態レジスタとそ
の命令のアドレスであり、退避先には記憶装置またはマ
イクロプロセッサの内部レジスタを用いる。
【０００６】（２）の分岐アドレスのセット方法には２
通りあり、１つは例外処理発生源自体が情報処理装置に
アドレスを転送するベクトル割り込み方式で、もう１つ
は、あらかじめ記憶装置に分岐情報が格納されていて、
それを取り込む非ベクトル割り込み方式である。
通りあり、１つは例外処理発生源自体が情報処理装置に
アドレスを転送するベクトル割り込み方式で、もう１つ
は、あらかじめ記憶装置に分岐情報が格納されていて、
それを取り込む非ベクトル割り込み方式である。
【０００７】ベクトル割り込み方式には、例外処理発生
源自体がマイクロプロセッサに分岐先アドレスを転送す
る「メモリ直接アドレツシング」と、記憶装置に分岐先
アドレスを記憶しておき、例外処理発生源は当該分岐先
アドレスの記憶されているアドレス又はベースアドレス
からのオフセット値をマイクロプロセッサに転送する
「メモリ間接アドレッシング」の２通りがある（「コン
ピュータアーキテクチヤ：オーム社」）。
源自体がマイクロプロセッサに分岐先アドレスを転送す
る「メモリ直接アドレツシング」と、記憶装置に分岐先
アドレスを記憶しておき、例外処理発生源は当該分岐先
アドレスの記憶されているアドレス又はベースアドレス
からのオフセット値をマイクロプロセッサに転送する
「メモリ間接アドレッシング」の２通りがある（「コン
ピュータアーキテクチヤ：オーム社」）。
【０００８】従来のマイクロプロセッサにおけるメモリ
直接アドレッシングにおける例外処理状態への状態遷移
処理の流れは、図５に示すように構成されている。ある
プログラムを実行している状態（Ｓ１１０）において、
割り込みが発生した場合には（Ｓ１２０＝ＹＥＳ）、最
初に、割り込まれたプログラムのプログラム状態ＰＳＲ
のスタックを退避し（Ｓ１３０）、次に、プログラムカ
ウンタＰＣのスタックを退避し（Ｓ１４０）、例外処理
ベクタを記憶装置からロードし（Ｓ１５０）、例外処理
ベクタのプログラムカウンタをセットし（Ｓ１６０）、
例外処理ルーチンへ分岐する（Ｓ１７０）という手順が
採用されていた。
直接アドレッシングにおける例外処理状態への状態遷移
処理の流れは、図５に示すように構成されている。ある
プログラムを実行している状態（Ｓ１１０）において、
割り込みが発生した場合には（Ｓ１２０＝ＹＥＳ）、最
初に、割り込まれたプログラムのプログラム状態ＰＳＲ
のスタックを退避し（Ｓ１３０）、次に、プログラムカ
ウンタＰＣのスタックを退避し（Ｓ１４０）、例外処理
ベクタを記憶装置からロードし（Ｓ１５０）、例外処理
ベクタのプログラムカウンタをセットし（Ｓ１６０）、
例外処理ルーチンへ分岐する（Ｓ１７０）という手順が
採用されていた。
【０００９】これをパイプラインの流れにて示すと、図
６に示すようになる。即ち、命令３００の実行中のＩＤ
ステージ３０１で割り込み信号が入力されたとき、図示
の様にＭＡステージが３回繰り返された後にＥＸステー
ジが再び繰り返される命令処理サイクルが実行される。
このサイクル中の第１ＭＡステージ３０２ではＰＳＲレ
ジスタ２−３−２の内容を記憶装置へ退避する処理が実
行され、第２ＭＡステージ３０３でＰＣレジスタ２−３
−１の内容を記憶装置に退避する処理が実行され、第３
ＭＡステージ３０４で例外処理発生源より分岐先アドレ
スをロードする処理が実行され、第２ＥＸステージ３０
５で分岐先アドレスをＰＣレジスタ２−３−１にセット
する処理が実行され、命令３１０より例外処理ルーチン
が開始される。このときの割り込み応答は７サイクルと
なる。
６に示すようになる。即ち、命令３００の実行中のＩＤ
ステージ３０１で割り込み信号が入力されたとき、図示
の様にＭＡステージが３回繰り返された後にＥＸステー
ジが再び繰り返される命令処理サイクルが実行される。
このサイクル中の第１ＭＡステージ３０２ではＰＳＲレ
ジスタ２−３−２の内容を記憶装置へ退避する処理が実
行され、第２ＭＡステージ３０３でＰＣレジスタ２−３
−１の内容を記憶装置に退避する処理が実行され、第３
ＭＡステージ３０４で例外処理発生源より分岐先アドレ
スをロードする処理が実行され、第２ＥＸステージ３０
５で分岐先アドレスをＰＣレジスタ２−３−１にセット
する処理が実行され、命令３１０より例外処理ルーチン
が開始される。このときの割り込み応答は７サイクルと
なる。
【００１０】
【発明が解決しようとする課題】この様に、従来のメモ
リ直接アドレツシングによる例外処理状態への遷移に
は、ＭＡステージを３回連続して繰り返した後でＥＸス
テージを実行する様に構成されているため、応答速度が
遅いという問題があった。
リ直接アドレツシングによる例外処理状態への遷移に
は、ＭＡステージを３回連続して繰り返した後でＥＸス
テージを実行する様に構成されているため、応答速度が
遅いという問題があった。
【００１１】そこで、本発明は、メモリ直接アドレツシ
ングによる例外処理状態への応答速度の高速化を図るこ
とを目的とする。
ングによる例外処理状態への応答速度の高速化を図るこ
とを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
になされた本発明の情報処理装置は、メモリ直接アドレ
ツシングに当たって、プログラムカウンタ及びプログラ
ム状態の両方の退避が完了する前に、分岐先アドレスの
ロードを行うことを特徴とする。より具体的には、プロ
グラム状態のスタック退避、分岐先アドレスのロード、
プログラムカウンタのスタック退避の順番でメモリアク
セスステージを繰り返し実行し、プログラムカウンタの
スタック退避と並行して分岐先アドレスをセットする。
これには、プログラム状態の退避、分岐先アドレスのロ
ード、プログラムカウンタの退避の順番で例外処理命令
を設定した例外処理用シーケンサを用いるとよい。
になされた本発明の情報処理装置は、メモリ直接アドレ
ツシングに当たって、プログラムカウンタ及びプログラ
ム状態の両方の退避が完了する前に、分岐先アドレスの
ロードを行うことを特徴とする。より具体的には、プロ
グラム状態のスタック退避、分岐先アドレスのロード、
プログラムカウンタのスタック退避の順番でメモリアク
セスステージを繰り返し実行し、プログラムカウンタの
スタック退避と並行して分岐先アドレスをセットする。
これには、プログラム状態の退避、分岐先アドレスのロ
ード、プログラムカウンタの退避の順番で例外処理命令
を設定した例外処理用シーケンサを用いるとよい。
【００１３】本発明は、プログラム状態の退避、プログ
ラムカウンタの退避及び分岐先アドレスのロードで３つ
のＭＡステージが繰り返し実行される点に着目し、分岐
先へ飛ぶためのＥＸステージを必要とする分岐先アドレ
スのロードを最後のＭＡステージ以外にもって来ること
で、最後のＭＡステージと並行して実行されるＥＸステ
ージにて分岐先アドレスのセットを実行し、従来よりも
１サイクル分応答速度を速めることができる。即ち、本
発明は、複数のステージが並行して実行されるパイプラ
イン処理方式の特徴を活かすことにより、ＭＡステージ
を繰り返した後にＥＸステージを追加しなくてよくな
り、従来よりも応答速度を高速化することができる。
ラムカウンタの退避及び分岐先アドレスのロードで３つ
のＭＡステージが繰り返し実行される点に着目し、分岐
先へ飛ぶためのＥＸステージを必要とする分岐先アドレ
スのロードを最後のＭＡステージ以外にもって来ること
で、最後のＭＡステージと並行して実行されるＥＸステ
ージにて分岐先アドレスのセットを実行し、従来よりも
１サイクル分応答速度を速めることができる。即ち、本
発明は、複数のステージが並行して実行されるパイプラ
イン処理方式の特徴を活かすことにより、ＭＡステージ
を繰り返した後にＥＸステージを追加しなくてよくな
り、従来よりも応答速度を高速化することができる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。マイクロプロセッサのハード構成自体は従
来と同様で構わないが、例外処理遷移時のメモリ直接ア
ドレッシングのための状態遷移シーケンサを次の様に構
成しておくのが特徴である。
て説明する。マイクロプロセッサのハード構成自体は従
来と同様で構わないが、例外処理遷移時のメモリ直接ア
ドレッシングのための状態遷移シーケンサを次の様に構
成しておくのが特徴である。
【００１５】即ち、この実施の形態においては、図１に
示すように、あるプログラムを実行している状態（Ｓ１
０）において、割り込みが発生した場合には（Ｓ２０＝
ＹＥＳ）、例外処理用シーケンサが動作開始し、最初
に、割り込まれたプログラムのプログラム状態ＰＳＲの
スタックを退避する（Ｓ３０）。ここまでは従来と同様
である。しかし、次に、まず例外処理ベクタを記憶装置
からロードし（Ｓ４０）、続いて、プログラムカウンタ
ＰＣのスタック退避と例外処理ベクタのＰＣへのセット
とを並行して実行し（Ｓ５０）、例外処理ルーチンへ分
岐する（Ｓ６０）。
示すように、あるプログラムを実行している状態（Ｓ１
０）において、割り込みが発生した場合には（Ｓ２０＝
ＹＥＳ）、例外処理用シーケンサが動作開始し、最初
に、割り込まれたプログラムのプログラム状態ＰＳＲの
スタックを退避する（Ｓ３０）。ここまでは従来と同様
である。しかし、次に、まず例外処理ベクタを記憶装置
からロードし（Ｓ４０）、続いて、プログラムカウンタ
ＰＣのスタック退避と例外処理ベクタのＰＣへのセット
とを並行して実行し（Ｓ５０）、例外処理ルーチンへ分
岐する（Ｓ６０）。
【００１６】これをパイプラインの流れにて示すと、図
２に示すようになる。即ち、命令５００の実行中のＩＤ
ステージ５０１で割り込み信号が入力されたとき、命令
５００が破棄され、割り込み状態への例外処理用シーケ
ンサが動作開始する。そして、第１ＭＡステージ５０２
でＰＳＲレジスタ２−３−２の内容を記憶装置へ転送
し、第２ＭＡステージ５０３で分岐先アドレスを記憶装
置から転送し、第３ＭＡステージ５０４でＰＣレジスタ
２−３−１の内容を記憶装置に転送すると共に、この命
令５００を読み込んだ処理サイクルをｎ番目とするとｎ
＋３番目の処理サイクルのＥＸステージ５０５を利用し
て分岐先アドレスをＰＣレジスタ２−３−１に格納す
る。そして、６サイクルで例外処理ルーチン５１０へ進
むことができる。
２に示すようになる。即ち、命令５００の実行中のＩＤ
ステージ５０１で割り込み信号が入力されたとき、命令
５００が破棄され、割り込み状態への例外処理用シーケ
ンサが動作開始する。そして、第１ＭＡステージ５０２
でＰＳＲレジスタ２−３−２の内容を記憶装置へ転送
し、第２ＭＡステージ５０３で分岐先アドレスを記憶装
置から転送し、第３ＭＡステージ５０４でＰＣレジスタ
２−３−１の内容を記憶装置に転送すると共に、この命
令５００を読み込んだ処理サイクルをｎ番目とするとｎ
＋３番目の処理サイクルのＥＸステージ５０５を利用し
て分岐先アドレスをＰＣレジスタ２−３−１に格納す
る。そして、６サイクルで例外処理ルーチン５１０へ進
むことができる。
【００１７】かかるパイプラインを実現するための例外
処理用シーケンサは、プログラム状態の退避、分岐先ア
ドレスのロード、プログラムカウンタの退避、分岐先ア
ドレスのセットの順番で命令を設定することにより構成
されている。この様に、この実施の形態においては、一
種の遅延分岐を行い、ロードされた分岐先アドレスをＰ
Ｃレジスタ２−３−１へセツトするためのステージをわ
ざわざ設けなくてよくなったため、従来に比べて１サイ
クル短くなり、割り込み応答が６サイクルと高速にな
る。
処理用シーケンサは、プログラム状態の退避、分岐先ア
ドレスのロード、プログラムカウンタの退避、分岐先ア
ドレスのセットの順番で命令を設定することにより構成
されている。この様に、この実施の形態においては、一
種の遅延分岐を行い、ロードされた分岐先アドレスをＰ
Ｃレジスタ２−３−１へセツトするためのステージをわ
ざわざ設けなくてよくなったため、従来に比べて１サイ
クル短くなり、割り込み応答が６サイクルと高速にな
る。
【００１８】また、例外処理用シーケンサに着目する
と、従来技術では７サイクル＝７個の命令を組む必要が
あったのに対し、発明の実施の形態においては６サイク
ル＝６個の命令でよいから、小型化もされている。
と、従来技術では７サイクル＝７個の命令を組む必要が
あったのに対し、発明の実施の形態においては６サイク
ル＝６個の命令でよいから、小型化もされている。
【図１】 発明の実施の形態における状態遷移シーケン
サの動作内容を示すフローチャートである。
サの動作内容を示すフローチャートである。
【図２】 発明の実施の形態における例外処理発生時の
パイプライン処理の流れを示す模式図である。
パイプライン処理の流れを示す模式図である。
【図３】 一般的な５段パイプライン処理の流れを示す
模式図である。
模式図である。
【図４】 一般的なマイクロプロセッサの構成を示すブ
ロック図である。
ロック図である。
【図５】 従来例における状態遷移シーケンサの動作内
容を示すフローチャートである。
容を示すフローチャートである。
【図６】 従来例における例外処理発生時のパイプライ
ン処理の流れを示す模式図である。
ン処理の流れを示す模式図である。
１・・・デコーダ、２・・・データパス、２−１・・・
演算部、２−２・・・レジスタフアイル、２−３・・・
プログラムカウンタ、２−３−１・・・ＰＣレジスタ、
２−３−２・・・ＰＳＲレジスタ、２−４・・・アドレ
スユニット、３・・・データバス、４・・・アドレスバ
ス、５・・・制御バス。
演算部、２−２・・・レジスタフアイル、２−３・・・
プログラムカウンタ、２−３−１・・・ＰＣレジスタ、
２−３−２・・・ＰＳＲレジスタ、２−４・・・アドレ
スユニット、３・・・データバス、４・・・アドレスバ
ス、５・・・制御バス。
Claims (3)
- 【請求項１】 演算機能を複数のステージに分け、並列
して各ステージの処理を行うことにより、複数の命令処
理サイクルを部分的に重複したタイミングで実行するパ
イプライン処理方式を採用し、例外処理遷移時にプログ
ラムカウンタ及びプログラム状態を記憶装置に退避し、
分岐先アドレスをメモリ直接アドレツシングでセットす
るようにした情報処理装置において、 プログラムカウンタ及びプログラム状態の両方の退避が
完了する前に、分岐先アドレスのロードを行うことを特
徴とする情報処理装置。 - 【請求項２】 請求項１記載の情報処理装置において、
プログラム状態の退避、分岐先アドレスのロード、プロ
グラムカウンタの退避の順番でメモリアクセスステージ
を繰り返し実行し、プログラムカウンタの退避と並行し
て分岐先アドレスをセットすることを特徴とする情報処
理装置。 - 【請求項３】 プログラム状態及びプログラムカウンタ
の退避と、分岐先アドレスロードの各命令を実行してメ
モリ直接アドレッシングによる例外処理を実行するため
の例外処理用シーケンサにおいて、前記各命令が、プロ
グラム状態の退避、分岐先アドレスのロード、プログラ
ムカウンタの退避の順番に設定されていることを特徴と
する例外処理用シーケンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26041195A JP2929980B2 (ja) | 1995-10-06 | 1995-10-06 | 情報処理装置 |
| US08/726,753 US5938762A (en) | 1995-10-06 | 1996-10-07 | Method and apparatus for performing exception processing routine in pipeline processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26041195A JP2929980B2 (ja) | 1995-10-06 | 1995-10-06 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09101891A true JPH09101891A (ja) | 1997-04-15 |
| JP2929980B2 JP2929980B2 (ja) | 1999-08-03 |
Family
ID=17347562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26041195A Expired - Fee Related JP2929980B2 (ja) | 1995-10-06 | 1995-10-06 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929980B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011530741A (ja) * | 2008-08-08 | 2011-12-22 | クゥアルコム・インコーポレイテッド | 推論的割込みベクトルプリフェッチのための装置および方法 |
| JP2019067187A (ja) * | 2017-10-02 | 2019-04-25 | カシオ計算機株式会社 | 無線通信装置、電子時計、無線通信方法、及びプログラム |
-
1995
- 1995-10-06 JP JP26041195A patent/JP2929980B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011530741A (ja) * | 2008-08-08 | 2011-12-22 | クゥアルコム・インコーポレイテッド | 推論的割込みベクトルプリフェッチのための装置および方法 |
| JP2019067187A (ja) * | 2017-10-02 | 2019-04-25 | カシオ計算機株式会社 | 無線通信装置、電子時計、無線通信方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2929980B2 (ja) | 1999-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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