JPS6343784B2 - - Google Patents
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- JPS6343784B2 JPS6343784B2 JP23189582A JP23189582A JPS6343784B2 JP S6343784 B2 JPS6343784 B2 JP S6343784B2 JP 23189582 A JP23189582 A JP 23189582A JP 23189582 A JP23189582 A JP 23189582A JP S6343784 B2 JPS6343784 B2 JP S6343784B2
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- Japan
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- 239000000872 buffer Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 8
- 238000013500 data storage Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ベクトルデータ処理装置に関し、特
に１つの命令で複数のデータを処理するベクトル
命令を複数個多重化して処理することができるベ
クトルデータ処理装置の記憶制御方式に関する。
に１つの命令で複数のデータを処理するベクトル
命令を複数個多重化して処理することができるベ
クトルデータ処理装置の記憶制御方式に関する。
従来のベクトルデータ処理装置は、１命令で多
数のデータを連続的に処理する構成をもつてい
る。しかし、連続する命令を直列に実行する場
合、たとえば第１図に示すように、ベクトルロー
ド命令を連続する場合、１つの命令の主メモリか
らフエツチしたデータをベクトルレジスタにライ
トして実行終了したあとに、次のベクトルロード
命令のアドレス生成が行なわれるため、図示のよ
うに、各命令の立上りにロスタイムTDが生じる
という問題がある。
数のデータを連続的に処理する構成をもつてい
る。しかし、連続する命令を直列に実行する場
合、たとえば第１図に示すように、ベクトルロー
ド命令を連続する場合、１つの命令の主メモリか
らフエツチしたデータをベクトルレジスタにライ
トして実行終了したあとに、次のベクトルロード
命令のアドレス生成が行なわれるため、図示のよ
うに、各命令の立上りにロスタイムTDが生じる
という問題がある。
そのため、連続する命令をオーバーラツプさせ
ることにより、処理効率の改善を図ることができ
る。しかしそのためには、たとえばメモリアクセ
ス系の命令では、データバツフアを含むアクセス
パイプラインが、複数命令により多重共用できる
ことが望ましい。
ることにより、処理効率の改善を図ることができ
る。しかしそのためには、たとえばメモリアクセ
ス系の命令では、データバツフアを含むアクセス
パイプラインが、複数命令により多重共用できる
ことが望ましい。
本発明の目的は、ベクトルデータ処理装置にお
いて、アクセスパイプラインを複数命令により多
重共用可能にするための記憶制御方式を提供する
ことにあり、その構成として、ベクトルレジスタ
と、主メモリと、前記ベクトルレジスタおよび前
記主メモリの間でデータ転送を行なうアクセスパ
イプラインとをそなえたベクトルデータ処理装置
において、前記アクセスパイプラインは、複数個
のデータバツフアと、該データバツフアへの書き
込み制御ブロツクと、読み出し制御ブロツクとを
有し、該書き込み制御ブロツクと読み出し制御ブ
ロツクは、独立して動作し、上記データバツフア
を複数命令で共用可能にするとともに、読み出し
制御ブロツクには、命令毎に、書き込み制御ブロ
ツクからデータバツフアの開始アドレスおよびエ
レメント数情報を読み出して保有する回路を１個
または複数個設け、読み出し制御ブロツクは、該
情報にしたがつて順次的にデータバツフアを読み
出し制御することを特徴とするものである。
いて、アクセスパイプラインを複数命令により多
重共用可能にするための記憶制御方式を提供する
ことにあり、その構成として、ベクトルレジスタ
と、主メモリと、前記ベクトルレジスタおよび前
記主メモリの間でデータ転送を行なうアクセスパ
イプラインとをそなえたベクトルデータ処理装置
において、前記アクセスパイプラインは、複数個
のデータバツフアと、該データバツフアへの書き
込み制御ブロツクと、読み出し制御ブロツクとを
有し、該書き込み制御ブロツクと読み出し制御ブ
ロツクは、独立して動作し、上記データバツフア
を複数命令で共用可能にするとともに、読み出し
制御ブロツクには、命令毎に、書き込み制御ブロ
ツクからデータバツフアの開始アドレスおよびエ
レメント数情報を読み出して保有する回路を１個
または複数個設け、読み出し制御ブロツクは、該
情報にしたがつて順次的にデータバツフアを読み
出し制御することを特徴とするものである。
インタリーブ形式でアクセスタイミングが決め
られているベクトルレジスタをそなえたベクトル
データ処理装置においては、ベクトルロード命令
の実行時に、主メモリから読み出されたデータ
を、ベクトルレジスタへ書き込むアクセスタイミ
ングが合うまでの間、一時的に貯えておくための
データバツフアが必要とされる。そして複数のベ
クトル命令を連続的に実行するとき、上記データ
バツフアは、複数命令のベクトルデータを同時に
保有するよう多重共用制御されなければならな
い。
られているベクトルレジスタをそなえたベクトル
データ処理装置においては、ベクトルロード命令
の実行時に、主メモリから読み出されたデータ
を、ベクトルレジスタへ書き込むアクセスタイミ
ングが合うまでの間、一時的に貯えておくための
データバツフアが必要とされる。そして複数のベ
クトル命令を連続的に実行するとき、上記データ
バツフアは、複数命令のベクトルデータを同時に
保有するよう多重共用制御されなければならな
い。
また、ベクトルストア命令においても、ベクト
ルレジスタのアクセスタイミングを吸収するため
に、ベクトルレジスタから読み出したデータを一
旦データバツフアに貯え、それから主メモリへス
トアすることが行なわれる。この場合も、命令を
連続的に処理するためには、データバツフアの多
重共用制御が必要である。
ルレジスタのアクセスタイミングを吸収するため
に、ベクトルレジスタから読み出したデータを一
旦データバツフアに貯え、それから主メモリへス
トアすることが行なわれる。この場合も、命令を
連続的に処理するためには、データバツフアの多
重共用制御が必要である。
本発明では、データバツフアの書き込み制御と
読み出し制御とを独立させて、それぞれを同時に
異なる命令のために使用できるようにし、更に各
命令ごとにデータバツフアの使用領域を管理する
手段を設けて、複数命令によるデータバツフアの
多重共用制御を行なう。
読み出し制御とを独立させて、それぞれを同時に
異なる命令のために使用できるようにし、更に各
命令ごとにデータバツフアの使用領域を管理する
手段を設けて、複数命令によるデータバツフアの
多重共用制御を行なう。
第２図は本発明実施例によるデータバツフア機
構の構成図であり、第３図はその制御回路を示
す。
構の構成図であり、第３図はその制御回路を示
す。
第２図において、１はデータバツフアであり、
図示の例では16段で構成されている。２は書き込
みアドレスカウンタ、３は＋１歩進回路、４は読
み出しアドレスカウンタ、５は＋１歩進回路を示
す。
図示の例では16段で構成されている。２は書き込
みアドレスカウンタ、３は＋１歩進回路、４は読
み出しアドレスカウンタ、５は＋１歩進回路を示
す。
データは、４バイトあるいは８バイトを１エレ
メントとし、１エレメント単位あるいは４エレメ
ントなどの複数エレメント単位でデータバツフア
への書き込みあるいは読み出しが行なわれる。
メントとし、１エレメント単位あるいは４エレメ
ントなどの複数エレメント単位でデータバツフア
への書き込みあるいは読み出しが行なわれる。
書き込みアドレスレジスタ２および読み出しア
ドレスレジスタ４は、それぞれ＋１歩進回路５お
よび７と組み合わされて、４ビツトのカウンタを
構成している。また、それぞれ、書き込みあるい
は読み出し開始時に、書き込みセツトアドレスあ
るいは読み出しセツトアドレスが設定される。
ドレスレジスタ４は、それぞれ＋１歩進回路５お
よび７と組み合わされて、４ビツトのカウンタを
構成している。また、それぞれ、書き込みあるい
は読み出し開始時に、書き込みセツトアドレスあ
るいは読み出しセツトアドレスが設定される。
書き込みアドレスレジスタ２の場合、書き込み
セツトアドレスが示すデータバツフア位置に最初
のエレメントを書き込み、その後、書き込み許可
信号が与えられる毎に＋１ずつ歩進して、次の書
き込み位置を指示する。読み出しアドレスレジス
タの場合も、データバツフアの読み出し位置につ
いて、同様な機能を果す。
セツトアドレスが示すデータバツフア位置に最初
のエレメントを書き込み、その後、書き込み許可
信号が与えられる毎に＋１ずつ歩進して、次の書
き込み位置を指示する。読み出しアドレスレジス
タの場合も、データバツフアの読み出し位置につ
いて、同様な機能を果す。
データバツフア１は、ロードおよびストアの両
方について使用される。そのため、入力部および
出力部は、ベクトルロード命令かベクトルストア
命令かにしたがつて、主メモリおよびベクトルレ
ジスタに対する転送方向を選択制御される。
方について使用される。そのため、入力部および
出力部は、ベクトルロード命令かベクトルストア
命令かにしたがつて、主メモリおよびベクトルレ
ジスタに対する転送方向を選択制御される。
次に、第３図にしたがつて、データバツフア制
御回路の実施例を説明する。同図において、６は
書き込み制御ブロツク、７は読み出し制御ブロツ
ク、８は書き込みセツトアドレスレジスタ、９は
加算器、１０はライトエレメントカウンタ、１１
は加減算器、１２は加算器、１３はキユー“０”
アドレスレジスタ、１４はキユー“１”アドレス
レジスタ、１５はセレクタ、１６は読み出しセツ
トアドレスレジスタ、１７はキユー“０”エレメ
ントレジスタ、１８はキユー“１”エレメントレ
ジスタ、１９はセレクタ、２０はリードエレメン
トカウンタ、２１は加算器を示す。
御回路の実施例を説明する。同図において、６は
書き込み制御ブロツク、７は読み出し制御ブロツ
ク、８は書き込みセツトアドレスレジスタ、９は
加算器、１０はライトエレメントカウンタ、１１
は加減算器、１２は加算器、１３はキユー“０”
アドレスレジスタ、１４はキユー“１”アドレス
レジスタ、１５はセレクタ、１６は読み出しセツ
トアドレスレジスタ、１７はキユー“０”エレメ
ントレジスタ、１８はキユー“１”エレメントレ
ジスタ、１９はセレクタ、２０はリードエレメン
トカウンタ、２１は加算器を示す。
書き込み制御ブロツク６および読み出し制御ブ
ロツク７は、データバツフア上の書き込み位置お
よび読み出し位置を指示するために、別々の指令
により制御されるが、読み出し制御ブロツク７
は、命令毎の読み出し開始位置および読み出しエ
レメント数を、書き込み制御ブロツク６からの情
報を用いて設定する。以下に第４図のタイムチヤ
ートを参照して各部の動作を説明する。
ロツク７は、データバツフア上の書き込み位置お
よび読み出し位置を指示するために、別々の指令
により制御されるが、読み出し制御ブロツク７
は、命令毎の読み出し開始位置および読み出しエ
レメント数を、書き込み制御ブロツク６からの情
報を用いて設定する。以下に第４図のタイムチヤ
ートを参照して各部の動作を説明する。
書き込み制御ブロツク６は、主メモリからデー
タがフエツチされると動作し、開始アドレスおよ
び書き込み許可信号をデータバツフアへ送り、次
のサイクルで読み出し制御ブロツク７に起動をか
け、読み出し開始アドレスを知らせる。
タがフエツチされると動作し、開始アドレスおよ
び書き込み許可信号をデータバツフアへ送り、次
のサイクルで読み出し制御ブロツク７に起動をか
け、読み出し開始アドレスを知らせる。
書き込みセツトアドレスレジスタ８は、データ
バツフアのアドレス“０”から、各命令の書き込
みエレメント数を積算し、次の命令の先頭データ
を書き込むためのデータバツフア上での開始アド
レス、すなわち、第２図の書き込みアドレスレジ
スタ２への書き込みセツトアドレスを生成する。
バツフアのアドレス“０”から、各命令の書き込
みエレメント数を積算し、次の命令の先頭データ
を書き込むためのデータバツフア上での開始アド
レス、すなわち、第２図の書き込みアドレスレジ
スタ２への書き込みセツトアドレスを生成する。
ライトエレメントカウンタ１０は、各命令毎
に、データバツフアへの書き込み期間中の書き込
みエレメント数と、書き込み期間に読み出し期間
がオーバーラツプしている場合の読み出しエレメ
ント数との差（図示の例では“７”）をカウント
する。すなわち、１つの命令の全エレメントの書
き込みを終了した時点で、データバツフア内に読
み出し未了で残つている書き込みエレメント数を
表示する。
に、データバツフアへの書き込み期間中の書き込
みエレメント数と、書き込み期間に読み出し期間
がオーバーラツプしている場合の読み出しエレメ
ント数との差（図示の例では“７”）をカウント
する。すなわち、１つの命令の全エレメントの書
き込みを終了した時点で、データバツフア内に読
み出し未了で残つている書き込みエレメント数を
表示する。
読み出し制御ブロツク７において、キユー
“０”およびキユー“１”のアドレスレジスタ１
３，１４と、エレメントレジスタ１７，１８と
は、ベクトルロード命令において、ベクトルレジ
スタへの書き込みタイミング待ちとなつた命令の
データについて多重共用管理するためのものであ
り、２命令分の読み出し開始アドレスと、そのア
ドレスからの読み出しを必要とするエレメント数
とを一時的に保持し、読み出し許可が出たとき、
それにもとづき命令順に読み出し制御を行なうた
めに使用される。セレクタ１５およびレジスタ１
６は、その際に、必要なレジスタ情報の選択を行
なう。
“０”およびキユー“１”のアドレスレジスタ１
３，１４と、エレメントレジスタ１７，１８と
は、ベクトルロード命令において、ベクトルレジ
スタへの書き込みタイミング待ちとなつた命令の
データについて多重共用管理するためのものであ
り、２命令分の読み出し開始アドレスと、そのア
ドレスからの読み出しを必要とするエレメント数
とを一時的に保持し、読み出し許可が出たとき、
それにもとづき命令順に読み出し制御を行なうた
めに使用される。セレクタ１５およびレジスタ１
６は、その際に、必要なレジスタ情報の選択を行
なう。
読み出しセツトアドレスレジスタ１６は、デー
タバツフアの読み出し開始アドレス、すなわち第
２図の読み出しアドレスレジスタ４への読み出し
セツトアドレスを供給する。複数命令の待ち合わ
せが生じていない場合には、データバツフアへの
書き込み開始位置、すなわちアドレス“０”が、
読み出し開始位置となる。ただし、データバツフ
アをリング状の循環構造にした場合には、書き込
み開始位置がアドレス“０”になるとは限らな
い。
タバツフアの読み出し開始アドレス、すなわち第
２図の読み出しアドレスレジスタ４への読み出し
セツトアドレスを供給する。複数命令の待ち合わ
せが生じていない場合には、データバツフアへの
書き込み開始位置、すなわちアドレス“０”が、
読み出し開始位置となる。ただし、データバツフ
アをリング状の循環構造にした場合には、書き込
み開始位置がアドレス“０”になるとは限らな
い。
リードエレメントカウンタ２０は、読み出し制
御対象となつている命令の読み出しを必要とする
残りのエレメント数を各時点において表示する。
すなわち、ライトエレメントカウンタ１０が示す
エレメント書き込み時点においてデータバツフア
中に存在するその命令の読み出し未了エレメント
数と、書き込み終了後に、読み出し実行により逐
次減少する読み出し未了のエレメント数とを表示
し、１つの命令についてデータバツフアから読み
出されるエレメント数の制御に使用される。
御対象となつている命令の読み出しを必要とする
残りのエレメント数を各時点において表示する。
すなわち、ライトエレメントカウンタ１０が示す
エレメント書き込み時点においてデータバツフア
中に存在するその命令の読み出し未了エレメント
数と、書き込み終了後に、読み出し実行により逐
次減少する読み出し未了のエレメント数とを表示
し、１つの命令についてデータバツフアから読み
出されるエレメント数の制御に使用される。
第５図は、複数の命令がデータバツフアを多重
共用している状態のタイムチヤートである。
共用している状態のタイムチヤートである。
命令１、２、３が連続して実行され、それぞれ
のデータが順次フエツチされるとき、データバツ
フアが空きで使用可能である場合には、書き込み
制御ブロツク６により、読み出し許可の有無に拘
わらず、それらのデータを順次データバツフアへ
書き込ませる。
のデータが順次フエツチされるとき、データバツ
フアが空きで使用可能である場合には、書き込み
制御ブロツク６により、読み出し許可の有無に拘
わらず、それらのデータを順次データバツフアへ
書き込ませる。
ここで、データバツフアからベクトルレジスタ
への読み出し許可が、図示のようなタイミングで
与えられる場合、命令２および３のデータに待ち
合わせの必要が生じ、書き込み制御ブロツク内の
書き込みセツトアドレスレジスタ８およびライト
エレメントカウンタ１０から、それぞれの命令の
書き込み開始アドレスおよび読み出しが必要なエ
レメント数の情報を取り出し、キユー“１”およ
びキユー“０”のアドレスレジスタ１３，１４お
よびエレメントレジスタ１７，１８に格納する。
への読み出し許可が、図示のようなタイミングで
与えられる場合、命令２および３のデータに待ち
合わせの必要が生じ、書き込み制御ブロツク内の
書き込みセツトアドレスレジスタ８およびライト
エレメントカウンタ１０から、それぞれの命令の
書き込み開始アドレスおよび読み出しが必要なエ
レメント数の情報を取り出し、キユー“１”およ
びキユー“０”のアドレスレジスタ１３，１４お
よびエレメントレジスタ１７，１８に格納する。
他方、読み出し制御ブロツク７は、データバツ
フアへの書き込み動作とは関係なしに、読み出し
許可が与えられるたびに順次の命令のデータ読み
出しを実行する。たとえば図示のように、命令１
のデータ読み出しを実行した後、キユー“１”レ
ジスタの内容を取り出して命令２のデータを処理
し、次にキユー“０”レジスタの内容を取り出し
て命令３のデータを処理する。
フアへの書き込み動作とは関係なしに、読み出し
許可が与えられるたびに順次の命令のデータ読み
出しを実行する。たとえば図示のように、命令１
のデータ読み出しを実行した後、キユー“１”レ
ジスタの内容を取り出して命令２のデータを処理
し、次にキユー“０”レジスタの内容を取り出し
て命令３のデータを処理する。
以上のように、本発明によれば、データバツフ
アの書き込み制御ブロツクと読み出し制御ブロツ
クとは互いに独立に、それぞれの最適のタイミン
グで動作させることができるので、複数の命令に
よるデータバツフアの多重共用制御を効率的に行
なうことができる。
アの書き込み制御ブロツクと読み出し制御ブロツ
クとは互いに独立に、それぞれの最適のタイミン
グで動作させることができるので、複数の命令に
よるデータバツフアの多重共用制御を効率的に行
なうことができる。
第１図はベクトルロード命令の連続実行の説明
図、第２図は本発明実施例のデータバツフアの構
成図、第３図はそのデータバツフア制御回路の構
成図、第４図および第５図は動作例のタイムチヤ
ートを示す図である。 図中、１はデータバツフア、２は書き込みアド
レスレジスタ、４は読み出しアドレスレジスタ、
６は書き込み制御ブロツク、７は読み出し制御ブ
ロツク、８は書き込みセツトアドレスレジスタ、
１０はライトエレメントカウンタ、１３はキユー
“０”アドレスレジスタ、１４はキユー“１”ア
ドレスレジスタ、１６は読み出しセツトアドレス
レジスタ、１７はキユー“０”エレメントレジス
タ、１８はキユー“１”エレメントレジスタ、２
０はリードエレメントカウンタを表わす。
図、第２図は本発明実施例のデータバツフアの構
成図、第３図はそのデータバツフア制御回路の構
成図、第４図および第５図は動作例のタイムチヤ
ートを示す図である。 図中、１はデータバツフア、２は書き込みアド
レスレジスタ、４は読み出しアドレスレジスタ、
６は書き込み制御ブロツク、７は読み出し制御ブ
ロツク、８は書き込みセツトアドレスレジスタ、
１０はライトエレメントカウンタ、１３はキユー
“０”アドレスレジスタ、１４はキユー“１”ア
ドレスレジスタ、１６は読み出しセツトアドレス
レジスタ、１７はキユー“０”エレメントレジス
タ、１８はキユー“１”エレメントレジスタ、２
０はリードエレメントカウンタを表わす。
Claims (1)
- 【特許請求の範囲】 １ ベクトルレジスタと、主メモリと、前記ベク
トルレジスタおよび前記主メモリの間でデータ転
送を行なうアクセスパイプラインとをそなえたベ
クトルデータ処理装置において、前記アクセスパ
イプラインは、複数個のデータバツフアと、該デ
ータバツフアへの書き込み制御ブロツクと、読み
出し制御ブロツクとを有し、該書き込み制御ブロ
ツクと読み出し制御ブロツクは、独立して動作
し、上記データバツフアを複数命令で共用可能に
するとともに、読み出し制御ブロツクには、命令
毎に、書き込み制御ブロツクからデータバツフア
の開始アドレスおよびエレメント数情報を読み出
して保有する回路を１個または複数個設け、読み
出し制御ブロツクは、該情報にしたがつて順次的
にデータバツフアを読み出し制御することを特徴
とするベクトルデータ記憶制御方式。 ２ 前記第１項において、独立に動作する書き込
み制御ブロツクと読み出し制御ブロツクは、ロー
ド又はストアの命令によらず、書き込みと読み出
しの出入りのみで管理し、命令の種別に依存せず
に同様に処理することを特徴とするベクトルデー
タ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23189582A JPS59123974A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23189582A JPS59123974A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123974A JPS59123974A (ja) | 1984-07-17 |
| JPS6343784B2 true JPS6343784B2 (ja) | 1988-09-01 |
Family
ID=16930714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23189582A Granted JPS59123974A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112017008004T5 (de) | 2017-08-30 | 2020-07-02 | Mitsubishi Electric Corporation | Nähmaschine |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816323A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 磁気ディスク装置 |
-
1982
- 1982-12-29 JP JP23189582A patent/JPS59123974A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112017008004T5 (de) | 2017-08-30 | 2020-07-02 | Mitsubishi Electric Corporation | Nähmaschine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123974A (ja) | 1984-07-17 |
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