JPS6049946B2 - バッファメモリ制御方式 - Google Patents
バッファメモリ制御方式Info
- Publication number
- JPS6049946B2 JPS6049946B2 JP56089186A JP8918681A JPS6049946B2 JP S6049946 B2 JPS6049946 B2 JP S6049946B2 JP 56089186 A JP56089186 A JP 56089186A JP 8918681 A JP8918681 A JP 8918681A JP S6049946 B2 JPS6049946 B2 JP S6049946B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- data
- command
- channel
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はバッファメモリ制御方式に関し、特に中央処理
装置と主記憶装置との間に位置し、主記憶装置のデータ
の写しの一部を保持することにより中央処理装置および
入出力チャンネルからの高速のメモリアクセス動作を可
能とするバッファメモリにおいて、中央処理装置への影
響を少なくし一”、１豊−−４皆 一 一 ＆、、 ！
− フウー゛′ 一、一ー舌↓〃亡オーτＹ二古化せし
めるようにしたバッファメモリ制御方式に関する。
装置と主記憶装置との間に位置し、主記憶装置のデータ
の写しの一部を保持することにより中央処理装置および
入出力チャンネルからの高速のメモリアクセス動作を可
能とするバッファメモリにおいて、中央処理装置への影
響を少なくし一”、１豊−−４皆 一 一 ＆、、 ！
− フウー゛′ 一、一ー舌↓〃亡オーτＹ二古化せし
めるようにしたバッファメモリ制御方式に関する。
バッファメモリを有するデータ処理装置において、入出
力チャンネルによる主記憶装置からのフエツチ動作に関
して、従来方式として、バッファメモリを使用する方式
（方式Ｉ）とバッファメモリを使用しない方式（方式■
）とがある。
力チャンネルによる主記憶装置からのフエツチ動作に関
して、従来方式として、バッファメモリを使用する方式
（方式Ｉ）とバッファメモリを使用しない方式（方式■
）とがある。
さらに前者（方式Ｉ）においても、バッファメモリに所
要のデータが存在しない場合、主記憶装置からのデータ
をバッファメモリに書込む方式（方式Ｉ一Ａ）とバッフ
ァメモリに書込まない方式（方式Ｉ−Ｂ）とがある。入
出力チャンネルからのアクセスタイムを考慮すると方式
■より方式Ｉの方がすぐれているが、方式Ｉでも方式Ｉ
−Ａの場合、中央処理装置にとつて必要なデータがリプ
レース動作によつて消されてしまい中央処理装置の処理
効率を低下させてしまうことになるため、方式Ｉ−Ｂが
採用されることが多い。
要のデータが存在しない場合、主記憶装置からのデータ
をバッファメモリに書込む方式（方式Ｉ一Ａ）とバッフ
ァメモリに書込まない方式（方式Ｉ−Ｂ）とがある。入
出力チャンネルからのアクセスタイムを考慮すると方式
■より方式Ｉの方がすぐれているが、方式Ｉでも方式Ｉ
−Ａの場合、中央処理装置にとつて必要なデータがリプ
レース動作によつて消されてしまい中央処理装置の処理
効率を低下させてしまうことになるため、方式Ｉ−Ｂが
採用されることが多い。
一般に、入出力チャンネルが主記憶）装置のデータを入
出力チャンネルに転送するようなケースを考えると、当
該データが繰返し必要とされる場合は少なく、上記方式
Ｉ−Ｂは合理的な方式と言えるが、ある特殊な動作時に
おいては不都合な点が生じている。すなわち、例えばチ
ヤン ネルプログラムがループしているような楊合等で
は、毎回同一データを直接、主記憶装置からフエツチし
なければならず、このためコマンド・フエツチの動作時
間が長くなることになる。本発明は上記の点を解決する
ため、コマンド・フエツチの如き場合には一度主記憶装
置からフエツチしてきたデータをバッファメモリに書込
むようにすることにより、２回目以降のフエツチ動作時
間を短縮することを目的とし、そしてそのため本発明は
、中央処理装置と主記憶装置との間に位置し、主記憶装
置のデータの写しの一部を保持することにより中央処理
装置および入出力チャンネルからの高速のメモリアクセ
ス動作を可能とするバッファメモリにおいて、入出力チ
ャンネルからのチヤンネルコマンドフエツチ動作ではバ
ッファメモリ上に所要のデータが存在しないとき主記憶
装置から当該所要のデータを含むデータブロックをバッ
ファメモリに書込むように制御する手段をそなえ、入出
力チャンネルからのフエツチ動作時であつて、チヤンネ
ルコマンドフエツチ動作時以外の場合にはバッファメモ
リ上に所要のデータが存在しないとき主記憶装置からの
データをバッファメモリに書込まずに入出力チャンネル
へ送出するよう構成したことを特徴とする。
出力チャンネルに転送するようなケースを考えると、当
該データが繰返し必要とされる場合は少なく、上記方式
Ｉ−Ｂは合理的な方式と言えるが、ある特殊な動作時に
おいては不都合な点が生じている。すなわち、例えばチ
ヤン ネルプログラムがループしているような楊合等で
は、毎回同一データを直接、主記憶装置からフエツチし
なければならず、このためコマンド・フエツチの動作時
間が長くなることになる。本発明は上記の点を解決する
ため、コマンド・フエツチの如き場合には一度主記憶装
置からフエツチしてきたデータをバッファメモリに書込
むようにすることにより、２回目以降のフエツチ動作時
間を短縮することを目的とし、そしてそのため本発明は
、中央処理装置と主記憶装置との間に位置し、主記憶装
置のデータの写しの一部を保持することにより中央処理
装置および入出力チャンネルからの高速のメモリアクセ
ス動作を可能とするバッファメモリにおいて、入出力チ
ャンネルからのチヤンネルコマンドフエツチ動作ではバ
ッファメモリ上に所要のデータが存在しないとき主記憶
装置から当該所要のデータを含むデータブロックをバッ
ファメモリに書込むように制御する手段をそなえ、入出
力チャンネルからのフエツチ動作時であつて、チヤンネ
ルコマンドフエツチ動作時以外の場合にはバッファメモ
リ上に所要のデータが存在しないとき主記憶装置からの
データをバッファメモリに書込まずに入出力チャンネル
へ送出するよう構成したことを特徴とする。
以下、本発明を図面により説明する。
第１図は本発明による実施例において使用されるバッフ
ァメモリの構成図であり、図中、ＢＳＡＲはバッファメ
モリアドレスレジスタ、ＩＸはインデックスメモリであ
りタグメモリあるいはアドレスアレイとも称されるもの
、ＢＳはバッファメモ１）．．ＢＳＮＨＴはバッファメ
モリ？に所要のデータ．が存在しないことを示す信号、
バッファメモリ？上のＡの個所は１ブ殆ツクデータ分を
示した実施例ては２ワード（Ｗ）＝８バイト×２＝１６
／ペイトて構成されているものである。
ァメモリの構成図であり、図中、ＢＳＡＲはバッファメ
モリアドレスレジスタ、ＩＸはインデックスメモリであ
りタグメモリあるいはアドレスアレイとも称されるもの
、ＢＳはバッファメモ１）．．ＢＳＮＨＴはバッファメ
モリ？に所要のデータ．が存在しないことを示す信号、
バッファメモリ？上のＡの個所は１ブ殆ツクデータ分を
示した実施例ては２ワード（Ｗ）＝８バイト×２＝１６
／ペイトて構成されているものである。
第１図図示の如き、構成は一般によく知られているもの
である．ため、その詳細な動作説明は省略する。次に、
第２図はチャンネルプログラムの１例であり、コマンド
Ａは１ＳＥＡＲＣＨＩＤＪコマンドＢとコマンドＣはＲ
ＴＩＣＪというコマンドである。
である．ため、その詳細な動作説明は省略する。次に、
第２図はチャンネルプログラムの１例であり、コマンド
Ａは１ＳＥＡＲＣＨＩＤＪコマンドＢとコマンドＣはＲ
ＴＩＣＪというコマンドである。
コマンドＡはディスクバック上の対応したアドレ・スを
探すコマンドであり成功したときはコマンドＢをスキッ
プしコマンドＣを実行し、成功しないときはコマンドＢ
を実行するものである。コマンドＢはコマンドＡへ分岐
するためのコマンドである。第２図に示す如きチャンネ
ルプログラムの場合、サーチが成功するまでコマンドＡ
とコマンドＢ間でループ動作が行なわれることになる。
この場合、コマンドＡとコマンドＢが同一ブロックの１
６／くイド境界内にあるとすると、本発明においては後
述するように、最初に１回だけ主記憶装置からのブロッ
クデータをバッファメモリ葵上に書込むことにより、以
後のコマンド・フエツチ動作はバッファメモリＢＳに対
して行なわれることにフなり、フエツチ動作が高速化さ
れることになる。第３図は、実施例におけるバッファメ
モリ制御部の本発明に関係する要部回路ブロック図であ
り、図中、１〜３はアンド回路、４はオア回路、５はＤ
タイプフリップフロップであり主記憶装置・からのデー
タをバッファメモリへ書込むか否かを制御するフリップ
フロップ（ＢＳＥＮ）、ＣＰＵＭＯＤは中央処理装置自
身からのアクセスであることを示す信号、１０Ｍ０Ｄは
チャンネルからのアクセスであることを示す信号、ＦＥ
ＴＣＨは中央処”理装置からのフエツチ動作であること
を示す信号、ＣＭＤＦＥＴＣＨはチャンネルからコマン
ドフエツチ動作であることを示す信号、ＭＯＶＩＮは主
記憶装置からデータが送られてきたタイミングを示す信
号、ＷＢＳはバッファメモリＢＳへの書込みタイミング
信号である。実施例においては、第３図の構成から明ら
かなように、チャンネルからのフエツチアクセス時には
コマンドフエツチ動作時にのみバッファメモリ？への書
込みを許可するようにしている。
探すコマンドであり成功したときはコマンドＢをスキッ
プしコマンドＣを実行し、成功しないときはコマンドＢ
を実行するものである。コマンドＢはコマンドＡへ分岐
するためのコマンドである。第２図に示す如きチャンネ
ルプログラムの場合、サーチが成功するまでコマンドＡ
とコマンドＢ間でループ動作が行なわれることになる。
この場合、コマンドＡとコマンドＢが同一ブロックの１
６／くイド境界内にあるとすると、本発明においては後
述するように、最初に１回だけ主記憶装置からのブロッ
クデータをバッファメモリ葵上に書込むことにより、以
後のコマンド・フエツチ動作はバッファメモリＢＳに対
して行なわれることにフなり、フエツチ動作が高速化さ
れることになる。第３図は、実施例におけるバッファメ
モリ制御部の本発明に関係する要部回路ブロック図であ
り、図中、１〜３はアンド回路、４はオア回路、５はＤ
タイプフリップフロップであり主記憶装置・からのデー
タをバッファメモリへ書込むか否かを制御するフリップ
フロップ（ＢＳＥＮ）、ＣＰＵＭＯＤは中央処理装置自
身からのアクセスであることを示す信号、１０Ｍ０Ｄは
チャンネルからのアクセスであることを示す信号、ＦＥ
ＴＣＨは中央処”理装置からのフエツチ動作であること
を示す信号、ＣＭＤＦＥＴＣＨはチャンネルからコマン
ドフエツチ動作であることを示す信号、ＭＯＶＩＮは主
記憶装置からデータが送られてきたタイミングを示す信
号、ＷＢＳはバッファメモリＢＳへの書込みタイミング
信号である。実施例においては、第３図の構成から明ら
かなように、チャンネルからのフエツチアクセス時には
コマンドフエツチ動作時にのみバッファメモリ？への書
込みを許可するようにしている。
次に、第２図図示のコマンドＡとコマンドＢが同一ブロ
ックの１６／〈イド境界内にあるとしたときの動作タイ
ムチャートを第４図と第５図に示す。
ックの１６／〈イド境界内にあるとしたときの動作タイ
ムチャートを第４図と第５図に示す。
第４図は、コマンドＡを第１回目にフエツチしたときの
タイムチャートであり、図中、Ｃｒ！４ＤＲＱはコマン
ドフエツチ要求信号、ＴＲＰＣはチャンネルのための処
理を行なうためのトラップサイクル信号、ＭＳＦＥＴＣ
Ｈはメモリフェッチ動作信号、ＢＳＮＨＴはバッファメ
モリＢＳ上に所要のデータが存在しないことを示す信号
（第１図参照）、ＣＹＣＯ〜３は主記憶装置へのアクセ
スのタイミングカウント信号、ＣＭＤＦＥＴＣＨはコマ
ンドフェッチを示す信号（第３図参照）、ＩＯＭＯＤは
チャンネルによる動作を示す信号（第３図参照）、ＭＯ
ＶＩＮはバッファメモリ葵への書込みタイミング信号（
第３図参照）、ＢＳＥＮは第３図に示したフリップフロ
ップ５の出力信号、ＲＴＮＦＦは中央処理装置自身の命
令処理への復帰信号、ＥＸＴＷはチャンネルのデータ送
出指示信号である。第５図はバッファメモリＢＳ上のコ
マンドＢをフエツチしたときのタイムチャートであり、
図中、第４図と同一名称のものは同一信号を示している
。なお、コマンドＡを２回目以降にフエツチした場合は
、第５図と同一のシーケンスをとるようにされる。第４
図、第５図のタイムチャートから明らかなように、一度
コマンドＡをフエツチすると以後はバッファメモリＢＳ
上にコマンドが存在することになり、主記憶装置へのア
クセスを不要とするのでチャンネルプログラムがループ
動作を行なつた場合、そのループ動作時間を大幅に短縮
することができる。
タイムチャートであり、図中、Ｃｒ！４ＤＲＱはコマン
ドフエツチ要求信号、ＴＲＰＣはチャンネルのための処
理を行なうためのトラップサイクル信号、ＭＳＦＥＴＣ
Ｈはメモリフェッチ動作信号、ＢＳＮＨＴはバッファメ
モリＢＳ上に所要のデータが存在しないことを示す信号
（第１図参照）、ＣＹＣＯ〜３は主記憶装置へのアクセ
スのタイミングカウント信号、ＣＭＤＦＥＴＣＨはコマ
ンドフェッチを示す信号（第３図参照）、ＩＯＭＯＤは
チャンネルによる動作を示す信号（第３図参照）、ＭＯ
ＶＩＮはバッファメモリ葵への書込みタイミング信号（
第３図参照）、ＢＳＥＮは第３図に示したフリップフロ
ップ５の出力信号、ＲＴＮＦＦは中央処理装置自身の命
令処理への復帰信号、ＥＸＴＷはチャンネルのデータ送
出指示信号である。第５図はバッファメモリＢＳ上のコ
マンドＢをフエツチしたときのタイムチャートであり、
図中、第４図と同一名称のものは同一信号を示している
。なお、コマンドＡを２回目以降にフエツチした場合は
、第５図と同一のシーケンスをとるようにされる。第４
図、第５図のタイムチャートから明らかなように、一度
コマンドＡをフエツチすると以後はバッファメモリＢＳ
上にコマンドが存在することになり、主記憶装置へのア
クセスを不要とするのでチャンネルプログラムがループ
動作を行なつた場合、そのループ動作時間を大幅に短縮
することができる。
以上説明したように本発明によれば、チャンネルからの
フエツチ動作時においては、ある特定条件のときのみ主
記憶装置からバッファメモリへの書込みを許可するよう
にしたので、中央処理装置への影響を少なくしつつ、チ
ャンネルのコマンドチエイン動作等に要する時間を短縮
することができ、これによりオーバーランの発生を防止
することができるというすぐれた効果をもたらすことが
できる。
フエツチ動作時においては、ある特定条件のときのみ主
記憶装置からバッファメモリへの書込みを許可するよう
にしたので、中央処理装置への影響を少なくしつつ、チ
ャンネルのコマンドチエイン動作等に要する時間を短縮
することができ、これによりオーバーランの発生を防止
することができるというすぐれた効果をもたらすことが
できる。
第１図は本発明による実施例において使用されるバッフ
ァメモリの構成図、第２図はチャンネルプログラムの１
例、第３図は実施例におけるバッファメモリ制御部の本
発明に関係する要部回路ブロック図、第４図と第５図は
実施例における動作タイムチャートである。 第３図において、５はＤタイプフリップフロップ、ＩＯ
ＭＯＤはチャンネルからのアクセスであることを示す信
号、ＣＭＤＦＥＴＣＨはチャンネルからのコマンドフエ
ツチ動作であることを示す信号、ＭＯＶＩＮは主記憶装
置からのデータが送られてきたタイミングを示す信号、
ＷＢＳはバッファメモリ田への書込みタイミング信号で
ある。
ァメモリの構成図、第２図はチャンネルプログラムの１
例、第３図は実施例におけるバッファメモリ制御部の本
発明に関係する要部回路ブロック図、第４図と第５図は
実施例における動作タイムチャートである。 第３図において、５はＤタイプフリップフロップ、ＩＯ
ＭＯＤはチャンネルからのアクセスであることを示す信
号、ＣＭＤＦＥＴＣＨはチャンネルからのコマンドフエ
ツチ動作であることを示す信号、ＭＯＶＩＮは主記憶装
置からのデータが送られてきたタイミングを示す信号、
ＷＢＳはバッファメモリ田への書込みタイミング信号で
ある。
Claims (1)
- １ 中央処理装置と主記憶装置との間に位置し、主記憶
装置のデータの写しの一部を保持することにより中央処
理装置および入出力チャンネルからの高速のメモリアク
セス動作を可能とするバッファメモリにおいて、入出力
チャンネルからのチヤンネルコマンドフエツチ動作では
バッファメモリ上に所要のデータが存在しないとき主記
憶装置から当該所要のデータを含むデータブロックをバ
ッファメモリに書込むように制御する手段をそなえ、入
出力チャンネルからのフエツチ動作時であつて、チヤン
ネルコマンドフエツチ動作時以外の場合にはバッファメ
モリ上に所要のデータが存在しないとき主記憶装置から
のデータをバッファメモリに書込まずに入出力チヤンネ
ルへ送出するよう構成したことを特徴とするバッファメ
モリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089186A JPS6049946B2 (ja) | 1981-06-10 | 1981-06-10 | バッファメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089186A JPS6049946B2 (ja) | 1981-06-10 | 1981-06-10 | バッファメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57205882A JPS57205882A (en) | 1982-12-17 |
| JPS6049946B2 true JPS6049946B2 (ja) | 1985-11-06 |
Family
ID=13963697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56089186A Expired JPS6049946B2 (ja) | 1981-06-10 | 1981-06-10 | バッファメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049946B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197304A (ja) * | 1983-04-25 | 1984-11-08 | Ishikawajima Harima Heavy Ind Co Ltd | 堅型圧延機 |
| JPS59199103A (ja) * | 1983-04-26 | 1984-11-12 | Ishikawajima Harima Heavy Ind Co Ltd | スタンド間エツジヤ− |
| JPS62196749A (ja) * | 1986-02-22 | 1987-08-31 | Hitachi Ltd | バツフアメモリ制御方式 |
| JPH0727488B2 (ja) * | 1989-06-19 | 1995-03-29 | 株式会社日立製作所 | メモリアクセス制御方式 |
-
1981
- 1981-06-10 JP JP56089186A patent/JPS6049946B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57205882A (en) | 1982-12-17 |
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