JPH0243216B2 - - Google Patents
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- JPH0243216B2 JPH0243216B2 JP42784A JP42784A JPH0243216B2 JP H0243216 B2 JPH0243216 B2 JP H0243216B2 JP 42784 A JP42784 A JP 42784A JP 42784 A JP42784 A JP 42784A JP H0243216 B2 JPH0243216 B2 JP H0243216B2
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- vector register
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- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Description
【発明の詳細な説明】
〔技術分野〕
本発明はベクトルデータ処理装置に関する。
従来のベクトルデータ処理装置は一般に下記の
ように構成されている。
ように構成されている。
第１図に従来例のブロツク図を示す。
主メモリ１′、入力選択回路２′、複数個のベク
トルレジスタ３′−１，３′−２，…３′−８、出
力選択回路４′、複数個の演算器５′−１，５′−
２，５′−３，５′−４およびストアレジスタ６′
を含み、主メモリ１′からのロードテレタは、入
力選択回路２′を経て命令が指定されたベクトル
レジスタ３′−Ｘに格納され、題の命令で指定さ
れたベクトルレジスタ３′−Ｙ内のストアデータ
は出力選択回路４′を経て、ストアレジスタ６′に
格納されたあと、主メモリ１′にストアされる。
また、命令のオペランド部で指定された番号Ｘの
ベクトルレジスタ３′−Ｘ内のデータは、出力選
択回路４′で選択され、命令で指定される演算器
５′−Ｚに送出される。
トルレジスタ３′−１，３′−２，…３′−８、出
力選択回路４′、複数個の演算器５′−１，５′−
２，５′−３，５′−４およびストアレジスタ６′
を含み、主メモリ１′からのロードテレタは、入
力選択回路２′を経て命令が指定されたベクトル
レジスタ３′−Ｘに格納され、題の命令で指定さ
れたベクトルレジスタ３′−Ｙ内のストアデータ
は出力選択回路４′を経て、ストアレジスタ６′に
格納されたあと、主メモリ１′にストアされる。
また、命令のオペランド部で指定された番号Ｘの
ベクトルレジスタ３′−Ｘ内のデータは、出力選
択回路４′で選択され、命令で指定される演算器
５′−Ｚに送出される。
一方、演算結果は、入力選択回路２′を経て、
命令で指定されるベクトルレジスタ３′−Ｙに格
納される。
命令で指定されるベクトルレジスタ３′−Ｙに格
納される。
第２図は、上記装置に対する命令の形式を示す
図であり、OPはオペレーシヨンコード、Ｒ１は
演算結果の格納場所を指定するオペランド部、Ｒ
２は第１オペランドの格納場所を指定する第１オ
ペランド部、Ｒ３は第２オペランドの格納場所を
指定する第２オペランド部である。
図であり、OPはオペレーシヨンコード、Ｒ１は
演算結果の格納場所を指定するオペランド部、Ｒ
２は第１オペランドの格納場所を指定する第１オ
ペランド部、Ｒ３は第２オペランドの格納場所を
指定する第２オペランド部である。
例えば、オペレーシヨンコードOPが加算を指
定し、Ｒ１がベクトルレジスタ３′−１を、Ｒ２
がベクトルレジスタ３′−２を、Ｒ３がベクトル
レジスタ３′−３を指定する場合には、ベクトル
レジスタ３′−２の内容とベクトルレジスタ３′−
３の内容とが並列につぎつぎに読出され、出力選
択回路４′を介して演算器５′−１（これが加算器
とする）に供給され、レジスタ３′−２からのデ
ータとレジスタ３′−３からのデータとがつぎつ
ぎに演算器５′−１で加算され、これらの加算結
果のデータは、入力選択回路２′を介して指定さ
れたベクトルレジスタ３′−１につぎつぎに格納
される。
定し、Ｒ１がベクトルレジスタ３′−１を、Ｒ２
がベクトルレジスタ３′−２を、Ｒ３がベクトル
レジスタ３′−３を指定する場合には、ベクトル
レジスタ３′−２の内容とベクトルレジスタ３′−
３の内容とが並列につぎつぎに読出され、出力選
択回路４′を介して演算器５′−１（これが加算器
とする）に供給され、レジスタ３′−２からのデ
ータとレジスタ３′−３からのデータとがつぎつ
ぎに演算器５′−１で加算され、これらの加算結
果のデータは、入力選択回路２′を介して指定さ
れたベクトルレジスタ３′−１につぎつぎに格納
される。
なお、演算器５′−１〜５′−４は異なる演算器
を示し、例えば、演算器５′−１は加算器、演算
器５′−２は乗算器、演算器５′−３は論理演算器
および演算器５′−４はシフタである。
を示し、例えば、演算器５′−１は加算器、演算
器５′−２は乗算器、演算器５′−３は論理演算器
および演算器５′−４はシフタである。
さて、このような従来例においては一般に、ベ
クトルレジスタの数の制限から、命令のオペラン
ドとして当分使用されない演算結果は一般に主メ
モリ１′にストアされ、この結果、オペランドと
して使用される場合には再び主メモリから読出し
て使用することとなりそれだけアクセスに長い時
間を要するという欠点がある。
クトルレジスタの数の制限から、命令のオペラン
ドとして当分使用されない演算結果は一般に主メ
モリ１′にストアされ、この結果、オペランドと
して使用される場合には再び主メモリから読出し
て使用することとなりそれだけアクセスに長い時
間を要するという欠点がある。
本発明の目的は上述の従来の欠点を除去し、状
況に応じて演算結果を一時退避させ、必要に応じ
て高速アクセスを許すような手段を提供するにあ
る。
況に応じて演算結果を一時退避させ、必要に応じ
て高速アクセスを許すような手段を提供するにあ
る。
本発明の装置は、それぞれがベクトルデータを
保持する複数個の第１のベクトルレジスタと、各
オペランド入力が前記第１のベクトルレジスタの
出力と一対一対応しかつ固定的に結合されて命令
に従つた演算を行なう少くとも１個演算器と、命
令によつて前記第１のベクトルレジスタの出力の
一つを選択し主メモリに格納するストア回路と、
命令によつて前記演算器の出力または前記主メモ
リから読出されたベクトルデータと前記第１のベ
クトルレジスタに選択して供給する第１の入力選
択回路と、それぞれがベクトルデータを保持する
複数個の第２のベクトルレジスタと、命令によつ
て前記演算器の出力または前記第１のベクトルレ
ジスタの出力の一つを選択する第２の入力選択回
路と、前記第２の入力選択回路の出力を一時記憶
する書込みバツフアと、前記書込みバツフアの出
力を前記第２のベクトルレジスタに選択して供給
する選択回路と、命令によつて、前記第２のベク
トルレジスタから読出されたベクトルデータを前
記第１の入力選択回路に選択して供給する出力選
択回路とを有する。
保持する複数個の第１のベクトルレジスタと、各
オペランド入力が前記第１のベクトルレジスタの
出力と一対一対応しかつ固定的に結合されて命令
に従つた演算を行なう少くとも１個演算器と、命
令によつて前記第１のベクトルレジスタの出力の
一つを選択し主メモリに格納するストア回路と、
命令によつて前記演算器の出力または前記主メモ
リから読出されたベクトルデータと前記第１のベ
クトルレジスタに選択して供給する第１の入力選
択回路と、それぞれがベクトルデータを保持する
複数個の第２のベクトルレジスタと、命令によつ
て前記演算器の出力または前記第１のベクトルレ
ジスタの出力の一つを選択する第２の入力選択回
路と、前記第２の入力選択回路の出力を一時記憶
する書込みバツフアと、前記書込みバツフアの出
力を前記第２のベクトルレジスタに選択して供給
する選択回路と、命令によつて、前記第２のベク
トルレジスタから読出されたベクトルデータを前
記第１の入力選択回路に選択して供給する出力選
択回路とを有する。
次に、図面を参照して本発明を詳細に説明す
る。
る。
第３図は本発明の一実施例を示すブロツク図で
ある。
ある。
本実施例は主メモリ１、書込レジスタ２−１，
２−２…，２−９、第１入力選択回路３、第１ベ
クトルレジスタ４−１，４−２，…４−８、読出
レジスタ５−１，５−２，…５−８、減算器６−
１，６−２，６−３，６−４、ストア選択回路
７、ストアレジスタ８、第２入力選択回路９Ａ，
９Ｂ、読出レジスタ１０、書込バツフア１１、書
込レジスタ１２選択回路１３、第２ベクトルレジ
スタ１４、出力選択回路１５−１，１５−２，１
５−３、読出レジスタ１６−１，１６−２，１６
−３を有している。
２−２…，２−９、第１入力選択回路３、第１ベ
クトルレジスタ４−１，４−２，…４−８、読出
レジスタ５−１，５−２，…５−８、減算器６−
１，６−２，６−３，６−４、ストア選択回路
７、ストアレジスタ８、第２入力選択回路９Ａ，
９Ｂ、読出レジスタ１０、書込バツフア１１、書
込レジスタ１２選択回路１３、第２ベクトルレジ
スタ１４、出力選択回路１５−１，１５−２，１
５−３、読出レジスタ１６−１，１６−２，１６
−３を有している。
本実施例の動作の下記の通りである。
主メモリ１から送出されるロードデータは、書
込レジスタ２−５または２−６および第１入力選
択回路３を介して、命令で指定された番号の第１
ベクトルレジスタ４−１〜４−８中の一つに転送
格納される。また、演算器６−１〜６−４の出力
である演算結果も、対応する書込レジスタ２−１
〜２−４および第１入力選択回路３を介して命令
で指定された番号の第１ベクトルレジスタ４−１
〜４−８中の一つに転送格納される。
込レジスタ２−５または２−６および第１入力選
択回路３を介して、命令で指定された番号の第１
ベクトルレジスタ４−１〜４−８中の一つに転送
格納される。また、演算器６−１〜６−４の出力
である演算結果も、対応する書込レジスタ２−１
〜２−４および第１入力選択回路３を介して命令
で指定された番号の第１ベクトルレジスタ４−１
〜４−８中の一つに転送格納される。
また、命令で指定された番号の第１ベクトルレ
ジスタ４−Ｘから読出されたベクトルデータは、
ストアレジスタ８の前に設けたストア選択回路７
によつて選択され、ストアレジスタ８に格納され
た後に主メモリ１にストアされる。
ジスタ４−Ｘから読出されたベクトルデータは、
ストアレジスタ８の前に設けたストア選択回路７
によつて選択され、ストアレジスタ８に格納され
た後に主メモリ１にストアされる。
一方、本実施例の特徴として、各第１ベクトル
レジスタ４−１〜４−８の出力は、第１図に示し
た従来例のような出力選択回路４′を介さずに、
対応する読出レジスタ５−１〜５−８を介して、
それぞれ予め定まつた演算器６−１〜６−４の入
力側に供給されている。本実施例においては、演
算器６−１，６−２，６−３および６−４は、そ
れぞれ、加算器、乗算器、論理演算器およびシフ
タを示す。
レジスタ４−１〜４−８の出力は、第１図に示し
た従来例のような出力選択回路４′を介さずに、
対応する読出レジスタ５−１〜５−８を介して、
それぞれ予め定まつた演算器６−１〜６−４の入
力側に供給されている。本実施例においては、演
算器６−１，６−２，６−３および６−４は、そ
れぞれ、加算器、乗算器、論理演算器およびシフ
タを示す。
本実施例における命令の形式は第４図Ａまたは
第４図Ｂに示す二通りの形式をもつ。命令が第４
図Ａに示される形式の場合に、例えば加算命令
は、オペレーシヨンコードOPで加算を指定し、
オペランド部Ｒで演算結果を格納すべき第１ベク
トルレジスタ４−１〜４−８の中の一つのレジス
タ番号を指定する。オペレーシヨンコードOPで
加算を指定することにより、加算されるべき第１
オペランドおよび第２オペランドは、強制的に、
演算器６−１（加算器）に入力を供給するように
接続されている第１ベクトルレジスタ４−１およ
び第１ベクトルレジスタ４−２の内容に決定さ
れ、この命令が実行されると、これらの内容は、
読出レジスタ５−１および５−２を介してそれぞ
れ演算器６−１（加算器）に対する第１オペラン
ドおよび第２オペランドとして供給され、両者が
加算されて、この加算結果は書込レジスタ２−１
および第１入力選択回路３を介して前記Ｒで指定
される番号の第１ベクトルレジスタ４−Ｒに転送
格納される。
第４図Ｂに示す二通りの形式をもつ。命令が第４
図Ａに示される形式の場合に、例えば加算命令
は、オペレーシヨンコードOPで加算を指定し、
オペランド部Ｒで演算結果を格納すべき第１ベク
トルレジスタ４−１〜４−８の中の一つのレジス
タ番号を指定する。オペレーシヨンコードOPで
加算を指定することにより、加算されるべき第１
オペランドおよび第２オペランドは、強制的に、
演算器６−１（加算器）に入力を供給するように
接続されている第１ベクトルレジスタ４−１およ
び第１ベクトルレジスタ４−２の内容に決定さ
れ、この命令が実行されると、これらの内容は、
読出レジスタ５−１および５−２を介してそれぞ
れ演算器６−１（加算器）に対する第１オペラン
ドおよび第２オペランドとして供給され、両者が
加算されて、この加算結果は書込レジスタ２−１
および第１入力選択回路３を介して前記Ｒで指定
される番号の第１ベクトルレジスタ４−Ｒに転送
格納される。
次に、命令が第４図Ｂに示される形式の場合
に、例えば加算命令は、オペレーシヨンコード
OPで前述と同様に加算を指定し、Ｒ１は演算結
果を格納すべき第１ベクトルレジスタの番号を示
しＲ２は第２ベクトルレジスタの番号を示す。こ
の場合の動作は次のように行なわれる。
に、例えば加算命令は、オペレーシヨンコード
OPで前述と同様に加算を指定し、Ｒ１は演算結
果を格納すべき第１ベクトルレジスタの番号を示
しＲ２は第２ベクトルレジスタの番号を示す。こ
の場合の動作は次のように行なわれる。
すなわち、前述と同様に、第１ベクトルレジス
タ４−１と４−２から読出され、それぞれ読出レ
ジスタ５−１および５−２を介して演算器６−１
（加算器）に供給されてここで加算された結果は、
書込レジスタ２−１および第１入力選択回路３を
介してR1で指定される番号の演算結果を格納す
る第１レジスタ４−Ｒ１に格納される。これとと
もにこの加算結果は、前記書込レジスタ２−１お
よび第２入力選択回９Ａ，９Ｂを介して選択さ
れ、さらに、読出しレジスタ１０を介して書込バ
ツフア１１に格納される。この書込バツフア１１
はFIFO（先入れ先出し）により制御され、第２ベ
クトルレジスタ１４に対する書込みタイミングと
の整合をとり、このバツフア１１の内容は、書込
レジスタ１２、選択回路１３を介してＲ２で指定
される番号の第２ベクトルレジスタ１４中に格納
される。以上により、第４図Ｂに示される形式の
場合、加算等の演算結果はＲ１で指定される第１
ベクトルレジスタと、Ｒ２で指定される第２ベク
トルレジスタの両方に格納されることになる。第
４図Ｂに示される形式の命令で、Ｒ１を指定しな
いときにはＲ２で指定された番号の第２ベクトル
レジスタのみに演算結果が格納され、また、同様
にＲ２を指定しない場合にはＲ１で指定された番
号の第１ベクトルレジスタのみに演算結果が格納
される。この場合に、指定しているか否かの区別
は、例えばＲ１およびＲ２のフイールドの最高桁
の１ビツトを用いて行ない、これが“１”の場合
には以下のビツトにより対応するベクトルレジス
タの番号を指定するとし、“０”の場合には指定
しないとして区別すればよい。
タ４−１と４−２から読出され、それぞれ読出レ
ジスタ５−１および５−２を介して演算器６−１
（加算器）に供給されてここで加算された結果は、
書込レジスタ２−１および第１入力選択回路３を
介してR1で指定される番号の演算結果を格納す
る第１レジスタ４−Ｒ１に格納される。これとと
もにこの加算結果は、前記書込レジスタ２−１お
よび第２入力選択回９Ａ，９Ｂを介して選択さ
れ、さらに、読出しレジスタ１０を介して書込バ
ツフア１１に格納される。この書込バツフア１１
はFIFO（先入れ先出し）により制御され、第２ベ
クトルレジスタ１４に対する書込みタイミングと
の整合をとり、このバツフア１１の内容は、書込
レジスタ１２、選択回路１３を介してＲ２で指定
される番号の第２ベクトルレジスタ１４中に格納
される。以上により、第４図Ｂに示される形式の
場合、加算等の演算結果はＲ１で指定される第１
ベクトルレジスタと、Ｒ２で指定される第２ベク
トルレジスタの両方に格納されることになる。第
４図Ｂに示される形式の命令で、Ｒ１を指定しな
いときにはＲ２で指定された番号の第２ベクトル
レジスタのみに演算結果が格納され、また、同様
にＲ２を指定しない場合にはＲ１で指定された番
号の第１ベクトルレジスタのみに演算結果が格納
される。この場合に、指定しているか否かの区別
は、例えばＲ１およびＲ２のフイールドの最高桁
の１ビツトを用いて行ない、これが“１”の場合
には以下のビツトにより対応するベクトルレジス
タの番号を指定するとし、“０”の場合には指定
しないとして区別すればよい。
次に、第１ベクトルレジスタ４−１〜４−８中
の一つに格納されているベクトルデータを第２ベ
クトルレジスタ１４に移送する場合には、第４図
Ｂに示す命令形式を用い、このオペレーシヨンコ
ードOPで第１ベクトルレジスタから第２ベクト
ルレジスタへの移送を指定し、Ｒ１およびＲ２で
それぞれ移送を開始すべき第１ベクトルレジスタ
４−１〜４−８中の一つの番号と、格納すべき第
２ベクトルレジスタ１４中の一つの番号とを指定
する。これにより、指定された番号の第１ベクト
ルレジスタ４−Ｒ１の内容は、第２入力選択回路
９Ｂ、読出レジスタ１０、書込バツフア１１、書
込レジスタ１２、選択回路１３を介して指定され
た番号Ｒ２の第２ベクトルレジスタ１４中に転送
格納される。
の一つに格納されているベクトルデータを第２ベ
クトルレジスタ１４に移送する場合には、第４図
Ｂに示す命令形式を用い、このオペレーシヨンコ
ードOPで第１ベクトルレジスタから第２ベクト
ルレジスタへの移送を指定し、Ｒ１およびＲ２で
それぞれ移送を開始すべき第１ベクトルレジスタ
４−１〜４−８中の一つの番号と、格納すべき第
２ベクトルレジスタ１４中の一つの番号とを指定
する。これにより、指定された番号の第１ベクト
ルレジスタ４−Ｒ１の内容は、第２入力選択回路
９Ｂ、読出レジスタ１０、書込バツフア１１、書
込レジスタ１２、選択回路１３を介して指定され
た番号Ｒ２の第２ベクトルレジスタ１４中に転送
格納される。
次に、第２ベクトルレジスタ１４中の一つのベ
クトルレジスタに格納されたベクトルデータを第
１ベクトルレジスタ４−１〜４−８中の一つに移
送する場合には、第４図Ｂの命令形式を有する移
送命令を使用する。すなわち、オペレーシヨンコ
ードOPには第２ベクトルレジスタから第１ベク
トルレジスタへの移送であることを指定し、Ｒ１
およびＲ２でそれぞれ、移送されたベクトルデー
タを格納すべき第１ベクトルレジスタ４−１〜４
−８中の一つベクトルレジスタの番号と、移送を
開始すべき第２ベクトルレジスタ１４中の一つの
ベクトルレジスタの番号とを指定す。これにより
指定されたR2番目の第２ベクトルレジスタ１４
の内容は出力選択回路１５−１〜１５−３の中の
一つによつて選択され（これを回路１５−１と仮
定）、対応する読出レジスタ１６−１および書込
レジスタ２−７を介して第１入力選択回路３に供
給され、回路３を介して指定された番号Ｒ１の第
１ベクトルレジスタ４−Ｒ１に格納される。な
お、本実施例においは出力選択回路１５−１〜１
５−３、およびそれに対応する読出レジスタ１６
−１〜１６−３、書込レジスタ２−７〜２−９、
および、第１入力選択回路３のこれに対応する入
力が３回路分設けられており、これにより、上述
の移送命令を３命令分だけ並列処理を行なうこと
ができる。
クトルレジスタに格納されたベクトルデータを第
１ベクトルレジスタ４−１〜４−８中の一つに移
送する場合には、第４図Ｂの命令形式を有する移
送命令を使用する。すなわち、オペレーシヨンコ
ードOPには第２ベクトルレジスタから第１ベク
トルレジスタへの移送であることを指定し、Ｒ１
およびＲ２でそれぞれ、移送されたベクトルデー
タを格納すべき第１ベクトルレジスタ４−１〜４
−８中の一つベクトルレジスタの番号と、移送を
開始すべき第２ベクトルレジスタ１４中の一つの
ベクトルレジスタの番号とを指定す。これにより
指定されたR2番目の第２ベクトルレジスタ１４
の内容は出力選択回路１５−１〜１５−３の中の
一つによつて選択され（これを回路１５−１と仮
定）、対応する読出レジスタ１６−１および書込
レジスタ２−７を介して第１入力選択回路３に供
給され、回路３を介して指定された番号Ｒ１の第
１ベクトルレジスタ４−Ｒ１に格納される。な
お、本実施例においは出力選択回路１５−１〜１
５−３、およびそれに対応する読出レジスタ１６
−１〜１６−３、書込レジスタ２−７〜２−９、
および、第１入力選択回路３のこれに対応する入
力が３回路分設けられており、これにより、上述
の移送命令を３命令分だけ並列処理を行なうこと
ができる。
以上のように、本実施例によると、一般に行な
われるベクトル演算処理、すなわち、主メモリ１
からベクトルデータを読出して指定された演算を
行ないその結果を再び主メモリ１に格納するとい
う演算処理ばかりでなく、複数のベクトルレジス
タで構成される第２ベクトルレジスタ１４を具備
することにより、繰返し使用される影算結果をこ
の第２ベクトルレジスタ１４に格納することによ
り、主メモリ１にストアしておくよりも高速でア
クセスすることが可能となり、また、演算結果を
直ちに次の命令のオペランドとして使用する必要
がない場合には、この演算結果を第２ベクトルレ
ジスタ１４に退避させることにより、限られた数
しか存在しない第１ベクトルレジスタ４−１〜４
−８を有効に活用することができる。
われるベクトル演算処理、すなわち、主メモリ１
からベクトルデータを読出して指定された演算を
行ないその結果を再び主メモリ１に格納するとい
う演算処理ばかりでなく、複数のベクトルレジス
タで構成される第２ベクトルレジスタ１４を具備
することにより、繰返し使用される影算結果をこ
の第２ベクトルレジスタ１４に格納することによ
り、主メモリ１にストアしておくよりも高速でア
クセスすることが可能となり、また、演算結果を
直ちに次の命令のオペランドとして使用する必要
がない場合には、この演算結果を第２ベクトルレ
ジスタ１４に退避させることにより、限られた数
しか存在しない第１ベクトルレジスタ４−１〜４
−８を有効に活用することができる。
さらにまた、本実施例の構成によると、第１ベ
クトルレジスタ４−１〜４−８と演算器６−１〜
６−４との間の接続が固定されているために、演
算を指定する命令においてオペレーシヨンコード
OPを指定するだけで第１オペランドおよび第２
オペランドは自動的に定まるためにとくに指定す
る必要がなく、第４図ＡおよびＢに示すように、
第２図に示した従来例に較べて命令の形式が簡潔
になり、それだけ関係するハードウエアを簡単に
することができる。
クトルレジスタ４−１〜４−８と演算器６−１〜
６−４との間の接続が固定されているために、演
算を指定する命令においてオペレーシヨンコード
OPを指定するだけで第１オペランドおよび第２
オペランドは自動的に定まるためにとくに指定す
る必要がなく、第４図ＡおよびＢに示すように、
第２図に示した従来例に較べて命令の形式が簡潔
になり、それだけ関係するハードウエアを簡単に
することができる。
以上は本発明の一実施例を示したもので、本発
明はこれに限定されるものではない。
明はこれに限定されるものではない。
例えば、本実施例においては、演算器６−１〜
６−４の数を４個とし、従つて第１ベクトルレジ
スタ４−１〜４−８数を８個としたがこれは一例
にすきず、要求される動作環境に応じてこれらの
個数、また演算器の種類は適当に設定することが
できる。
６−４の数を４個とし、従つて第１ベクトルレジ
スタ４−１〜４−８数を８個としたがこれは一例
にすきず、要求される動作環境に応じてこれらの
個数、また演算器の種類は適当に設定することが
できる。
また、本実施例に示した種々の読出レジスタお
よび書込レジスタは、隣接する回路の出力側ある
いは入力側に含ませることにより、これらのレジ
スタ類を特別に設けなくてもよいことは明らかで
ある。
よび書込レジスタは、隣接する回路の出力側ある
いは入力側に含ませることにより、これらのレジ
スタ類を特別に設けなくてもよいことは明らかで
ある。
また、本実施例においては第２ベクトルレジス
タ１４中のベクトルレジスタの個数はとくに明示
していないが、これも必要な動作環境に応じて適
当な個数に設定すればよい。
タ１４中のベクトルレジスタの個数はとくに明示
していないが、これも必要な動作環境に応じて適
当な個数に設定すればよい。
また、第４図Ａ，Ｂに示した命令形式も一例を
示したものでこれに限定されるものではない。
示したものでこれに限定されるものではない。
また、第３図において、第２入力選択回路は９
Ａおよび９Ｂに分割されているが、これは図面の
繁雑を避けるために分割したもので実際の回路に
おいてはとくに分割する必要のないことは明らか
である。
Ａおよび９Ｂに分割されているが、これは図面の
繁雑を避けるために分割したもので実際の回路に
おいてはとくに分割する必要のないことは明らか
である。
以上のように本発明を用いると、第１のベクト
ルレジスタのほかに第２のベクトルレジスタを具
備することにより、繰返し使用される演算結果を
この第２のベクトルレジスタに格納することによ
り、主メモリにストアしておくよりも高速でアク
セスすることが可能となり、また演算結果を直ち
に次の命令のオペランドとして使用する必要がな
い場合には、演算結果をこの第２のベクトルレジ
スタに退避することにより、限られた数しか存在
しない第１のベクトルレジスタを有効に活用する
ようにできる。
ルレジスタのほかに第２のベクトルレジスタを具
備することにより、繰返し使用される演算結果を
この第２のベクトルレジスタに格納することによ
り、主メモリにストアしておくよりも高速でアク
セスすることが可能となり、また演算結果を直ち
に次の命令のオペランドとして使用する必要がな
い場合には、演算結果をこの第２のベクトルレジ
スタに退避することにより、限られた数しか存在
しない第１のベクトルレジスタを有効に活用する
ようにできる。
さらに、本発明の構成によると命令の形式が簡
潔となり、これに関係するハードウエアをそれだ
け簡単にできるという効果がある。
潔となり、これに関係するハードウエアをそれだ
け簡単にできるという効果がある。
第１図は従来例を説明するためのブロツク図、
第２図は従来例の命令の形式を説明するため図、
第３図は本発明の一実施例を示すブロツク図およ
び第４図Ａおよび第４図Ｂは本実施例の命令の形
式を説明するための図である。 図において、１……主メモリ、２−１〜２−
９，１２……書込レジスタ、３……第１入力選択
回路、４−１〜４−８……第１ベクトルレジス
タ、５−１〜５−８，１０，１６−１〜１６−３
……読出レジスタ、６−１〜６−４……演算器、
７……ストア選択回路、８……ストアレジスタ、
９Ａ，９Ｂ……第２選択回路、１１……書込バツ
フア、１３……選択回路、１４……第２ベクトル
レジスタ、１５−１〜１５−３……出力選択回
路。
第２図は従来例の命令の形式を説明するため図、
第３図は本発明の一実施例を示すブロツク図およ
び第４図Ａおよび第４図Ｂは本実施例の命令の形
式を説明するための図である。 図において、１……主メモリ、２−１〜２−
９，１２……書込レジスタ、３……第１入力選択
回路、４−１〜４−８……第１ベクトルレジス
タ、５−１〜５−８，１０，１６−１〜１６−３
……読出レジスタ、６−１〜６−４……演算器、
７……ストア選択回路、８……ストアレジスタ、
９Ａ，９Ｂ……第２選択回路、１１……書込バツ
フア、１３……選択回路、１４……第２ベクトル
レジスタ、１５−１〜１５−３……出力選択回
路。
Claims (1)
- 【特許請求の範囲】 １ それぞれがベクトルデータを保持する複数個
の第１のベクトルレジスタと、 各オペランド入力が前記第１のベクトルレジス
タの出力と一対一対応しかつ固定的に結合されて
命令に従つた演算を行なう少くも１個の演算器
と、 命令によつて前記第１のベクトルレジスタの出
力の一つを選択し主メモリに格納するストア回路
と、 命令によつて前記演算器の出力または前記主メ
モリから読出されたベクトルデータを前記第１の
ベクトルレジスタに選択して供給する第１の入力
選択回路と、 それぞれがベクトルデータを保持する複数個の
第２ベクトルレジスタと、 命令によつて前記演算器の出力または前記第１
のベクトルレジスタの出力の一つを選択する第２
の入力選択回路と、 前記第２の入力選択回路の出力を記憶する書込
みバツフアと、 前記書込みバツフアの出力を前記第２のベクト
ルレジスタに選択して供給する選択回路と、 命令によつて前記第２のベクトルレジスタから
読出されたベクトルデータを前記第１の入力選択
回路に選択して供給する出力選択回路 とを有することを特徴とするベクトルデータ処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42784A JPS60144874A (ja) | 1984-01-05 | 1984-01-05 | ベクトルデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42784A JPS60144874A (ja) | 1984-01-05 | 1984-01-05 | ベクトルデ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144874A JPS60144874A (ja) | 1985-07-31 |
| JPH0243216B2 true JPH0243216B2 (ja) | 1990-09-27 |
Family
ID=11473509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP42784A Granted JPS60144874A (ja) | 1984-01-05 | 1984-01-05 | ベクトルデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144874A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0648486B2 (ja) * | 1986-10-08 | 1994-06-22 | 日本電気株式会社 | ベクトルデ−タ処理装置 |
| US8271766B2 (en) | 2005-05-26 | 2012-09-18 | Nec Corporation | Intentionally delaying execution of a copy instruction to achieve simultaneous execution with a subsequent, non-adjacent write instruction |
-
1984
- 1984-01-05 JP JP42784A patent/JPS60144874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60144874A (ja) | 1985-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |