JPS5914048A - 演算バツフア方式 - Google Patents
演算バツフア方式Info
- Publication number
- JPS5914048A JPS5914048A JP57122094A JP12209482A JPS5914048A JP S5914048 A JPS5914048 A JP S5914048A JP 57122094 A JP57122094 A JP 57122094A JP 12209482 A JP12209482 A JP 12209482A JP S5914048 A JPS5914048 A JP S5914048A
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- JP
- Japan
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- register group
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- buffer
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は命令実行処理をパイプライン処理方式で実現す
るデータ処理装置に関し、特に演算実行回路に設けられ
る演算バッファの制御方式に関する。
るデータ処理装置に関し、特に演算実行回路に設けられ
る演算バッファの制御方式に関する。
電子計算機の命令処理の高速化技術として代表的なもの
に、パイプライン処理方式がある。このパイプライン処
理方式は周知のように命令フェノｆ、ｓ読、アドレス計
算、オペランドフェッチ、実行サイクル等の各ステージ
に分割し、複数の命令に対して異なるステージでサービ
スするようになっている。この場合、各ステージの所要
時間は同一であることが望ましく、従って、各種ステー
ジの中で一番所要時間の長いものに合わせてマシンサイ
クルタイムを設定している。そして、一般的にはアドレ
ス計算、実行サイクルなどの処理に要する時間が一番長
い為、そのマシンサイクルでサイクルタイムを設定して
いる。そこで一方では、アドレス計算や実行サイクルの
所要時間の短縮に多くの努力が費やされている。しかし
、実行サイクルの場合、第１図に示すように、必要なデ
ータをレジスタ群１０の中から選択して読出し、演算器
ＡＬＵＩＩに入力して、演算器ＡＬＵＩＩから出力され
る結果をシフタ等１２を介してレジスタ群１０の中の番
地に格納する動作となる。ところが、レジスタ群１０は
ＲＡＭあるいはレジスタファイルで構成される為、読出
し／書込み時間に多くの時間を必要とすることから、所
要時間の短縮には成就があった。
に、パイプライン処理方式がある。このパイプライン処
理方式は周知のように命令フェノｆ、ｓ読、アドレス計
算、オペランドフェッチ、実行サイクル等の各ステージ
に分割し、複数の命令に対して異なるステージでサービ
スするようになっている。この場合、各ステージの所要
時間は同一であることが望ましく、従って、各種ステー
ジの中で一番所要時間の長いものに合わせてマシンサイ
クルタイムを設定している。そして、一般的にはアドレ
ス計算、実行サイクルなどの処理に要する時間が一番長
い為、そのマシンサイクルでサイクルタイムを設定して
いる。そこで一方では、アドレス計算や実行サイクルの
所要時間の短縮に多くの努力が費やされている。しかし
、実行サイクルの場合、第１図に示すように、必要なデ
ータをレジスタ群１０の中から選択して読出し、演算器
ＡＬＵＩＩに入力して、演算器ＡＬＵＩＩから出力され
る結果をシフタ等１２を介してレジスタ群１０の中の番
地に格納する動作となる。ところが、レジスタ群１０は
ＲＡＭあるいはレジスタファイルで構成される為、読出
し／書込み時間に多くの時間を必要とすることから、所
要時間の短縮には成就があった。
し発明の目的〕
本発明は上記事情に鑑みなされたもので、パイプライン
処理方式のデータ処理装置において、実行サイクルの所
要時間を短縮することができる演算バッファ方式を提供
することを目的とする３゜［−発明の概要〕 本発明は実行サイクルの１つ前のステージで、レジスタ
群からソースデータを読出し、演算器の入力側にあるバ
ッファレジスタに保持せし、め、実行サイクルにおいて
、直ちに演算を実行し、演算器から出力される演算結果
を命令のディスティネーションレジスタ番号で指定され
るレジスタ群の番地に格納する際、次ステージのソース
レジスタ番号と上記ディスティネーションレジスタ番と
が一致している場合、」二贋己バッファレジスタの１つ
オたは両方にも保持せしめるようにし、次ステージの処
理を直ちに実行できるようにした。
処理方式のデータ処理装置において、実行サイクルの所
要時間を短縮することができる演算バッファ方式を提供
することを目的とする３゜［−発明の概要〕 本発明は実行サイクルの１つ前のステージで、レジスタ
群からソースデータを読出し、演算器の入力側にあるバ
ッファレジスタに保持せし、め、実行サイクルにおいて
、直ちに演算を実行し、演算器から出力される演算結果
を命令のディスティネーションレジスタ番号で指定され
るレジスタ群の番地に格納する際、次ステージのソース
レジスタ番号と上記ディスティネーションレジスタ番と
が一致している場合、」二贋己バッファレジスタの１つ
オたは両方にも保持せしめるようにし、次ステージの処
理を直ちに実行できるようにした。
第２図は本発明の一実施例の演算実行回路を示すブロッ
ク図である。図において、２０は第１図と同じソースデ
ータが記憶されているレジスタ群でアリ、同様に２ボ一
トＲＡＭあるいはレジスタファイルで構成されている。
ク図である。図において、２０は第１図と同じソースデ
ータが記憶されているレジスタ群でアリ、同様に２ボ一
トＲＡＭあるいはレジスタファイルで構成されている。
２１．２２はセレクタでアシ、レジスタ群２０と接続さ
れている。２３゜２４はバッファレジスタであり、セレ
クタ２１．２２と対応して接続されている。２５と２６
ｉ−ｊ：第１図と同じく、演算器ＡＬ’Ｕとシフタ等で
ある。そして、本発明では演算器ＡＩ、Ｕ２５からの演
算結果はシフタ等２６を介してレジスタ群２０およびセ
レクタ２１゜２２に供給される構成となっている。
れている。２３゜２４はバッファレジスタであり、セレ
クタ２１．２２と対応して接続されている。２５と２６
ｉ−ｊ：第１図と同じく、演算器ＡＬ’Ｕとシフタ等で
ある。そして、本発明では演算器ＡＩ、Ｕ２５からの演
算結果はシフタ等２６を介してレジスタ群２０およびセ
レクタ２１゜２２に供給される構成となっている。
Ｄ／Ｓｋ、８Ｂは実行サイクルの１つ前のステージに対
応する命令レジスタ（図示せず）の該当フィールドから
出力された情報であ如、レジスタ群２０に格納されてい
るオペランドデータの選択情報である。即ち、８Ａはソ
ースレジスタＡのレジスタ番号、ＳＢはソースレジスタ
Ｂのレジスタ番号、Ｄはディスティネーションレジスタ
のレジスタ番号であ、９、Ｄ／８ＡはソースレジスタＡ
のレジスタ番号を指定すると共に、演算結果を同じ番地
に格納することを意味してディスティネーションのレジ
スタ番号を示す。ｈｌ：ｋが々ｆｌＬゲスｙ＋Ｍ＋ｔ４
−じシタ時７拷ｚｌよＩＩ。
応する命令レジスタ（図示せず）の該当フィールドから
出力された情報であ如、レジスタ群２０に格納されてい
るオペランドデータの選択情報である。即ち、８Ａはソ
ースレジスタＡのレジスタ番号、ＳＢはソースレジスタ
Ｂのレジスタ番号、Ｄはディスティネーションレジスタ
のレジスタ番号であ、９、Ｄ／８ＡはソースレジスタＡ
のレジスタ番号を指定すると共に、演算結果を同じ番地
に格納することを意味してディスティネーションのレジ
スタ番号を示す。ｈｌ：ｋが々ｆｌＬゲスｙ＋Ｍ＋ｔ４
−じシタ時７拷ｚｌよＩＩ。
Ｒ１）は実行サイクルに対応する命令レジスタ（図示せ
ず）の該尚フィールドから出力された情報であυ、演算
結果を格納する為にディスティネーションのレジスタ番
号を示す。３０．４０は比較器である。この比較器３０
．４０は独立したハードウェアであっても、 ＣＩ）Ｕ
内の比較器であってもよい。
ず）の該尚フィールドから出力された情報であυ、演算
結果を格納する為にディスティネーションのレジスタ番
号を示す。３０．４０は比較器である。この比較器３０
．４０は独立したハードウェアであっても、 ＣＩ）Ｕ
内の比較器であってもよい。
そして、この比較器３０，４．０の出力はセレクタ２１
゜２２に供給され、セレクタ２１．２２から選択出力さ
れる情報の選択制御を行なう。
゜２２に供給され、セレクタ２１．２２から選択出力さ
れる情報の選択制御を行なう。
次に上記した本発明の詳細な説明する。なお、本発明に
直接関係しないパイプライン処理手順については省略す
る。
直接関係しないパイプライン処理手順については省略す
る。
さて、本発明では実行サイクルの１つ前のステージで、
レジスタ群２０から読出された２つのソースデータをバ
ッファレジスタ２３．２４に保持せしめる。即ち、上記
ステージに対応する命令レジスタから出力されたレジス
タ番号Ｄ／ＳＡおよび８Ｂによってレジスタ群２００番
地が指定され、当該番地からソースデータＡおよびＢが
読出される。
レジスタ群２０から読出された２つのソースデータをバ
ッファレジスタ２３．２４に保持せしめる。即ち、上記
ステージに対応する命令レジスタから出力されたレジス
タ番号Ｄ／ＳＡおよび８Ｂによってレジスタ群２００番
地が指定され、当該番地からソースデータＡおよびＢが
読出される。
この時、比較器３０．４０からは一致信号が出力されて
おらず、セレクタ２１および２２はレジスタ群２０の読
出しデータを選択出力する動作となり、バッファレジス
タ２３．２４に上記ソースデータＡおよびＢが保持され
る。次に、実行サイクルのスデータにおいて、バッファ
レジスタ２３．２４に保持した上記ソースデータＡおよ
びＢを直ちに演算器ＡＬＵ２５に出力し、所定の演算動
作を実行する。
おらず、セレクタ２１および２２はレジスタ群２０の読
出しデータを選択出力する動作となり、バッファレジス
タ２３．２４に上記ソースデータＡおよびＢが保持され
る。次に、実行サイクルのスデータにおいて、バッファ
レジスタ２３．２４に保持した上記ソースデータＡおよ
びＢを直ちに演算器ＡＬＵ２５に出力し、所定の演算動
作を実行する。
そして、この実行サイクルでは演算器ＡＬＵ２５からの
演算結果はシフタ等２６を介してレジスタ群２０の格納
レジスタ番号ＲＩ）で指定される番地に書込まれる。。
演算結果はシフタ等２６を介してレジスタ群２０の格納
レジスタ番号ＲＩ）で指定される番地に書込まれる。。
更に、本発明の実行サイクルでは、上記書込み動作と並
行して、実行サイクルの次のステージの演算で使用され
るソースレジメタ番号１）／ｌおよびＳＢと上記格納レ
ジスタＩ’？ｆ）とを比較器３０および４０で比較して
おり、もし一致信号が出力されると、セレクタ２１およ
び／捷たは２２を介してバッファ１／ジスタ２３および
／”りたは２４にも同時に、」：記演算結果をロードす
るように、次の演算サイクルに備える。
行して、実行サイクルの次のステージの演算で使用され
るソースレジメタ番号１）／ｌおよびＳＢと上記格納レ
ジスタＩ’？ｆ）とを比較器３０および４０で比較して
おり、もし一致信号が出力されると、セレクタ２１およ
び／捷たは２２を介してバッファ１／ジスタ２３および
／”りたは２４にも同時に、」：記演算結果をロードす
るように、次の演算サイクルに備える。
以上の説明から明らかなようＫ、本発明によれば、いず
れも１つ前のステージでバッファレジスタにオペランド
（ソース）ブータラ読み出すことができる。従って、レ
ジスタ群から１つ又は２つのレジスタをｔｅｌし、読み
出す時間が節約でき、実行サイクルのステージの所要時
間を大幅に短縮することができる。
れも１つ前のステージでバッファレジスタにオペランド
（ソース）ブータラ読み出すことができる。従って、レ
ジスタ群から１つ又は２つのレジスタをｔｅｌし、読み
出す時間が節約でき、実行サイクルのステージの所要時
間を大幅に短縮することができる。
第１図はパイプライン処理方式の従来の演算実行回路を
示す図、第２図は本発明の一実施例の演算実行回路を示
す図である。 ２０・−・・・・ レジスタ群 ２１ 、２２・・・セレクタ ２３．２４・・バッファレジスタ ２５・・・・ 演算器ＡＬ’Ｕ ３０．４０・・比較器
示す図、第２図は本発明の一実施例の演算実行回路を示
す図である。 ２０・−・・・・ レジスタ群 ２１ 、２２・・・セレクタ ２３．２４・・バッファレジスタ ２５・・・・ 演算器ＡＬ’Ｕ ３０．４０・・比較器
Claims (1)
- 命令実行処理をパイプライン処理によって実現するデー
タ処理装置において、ソースデータが記憶されるレジス
タ群と、このレジスタ群に接続される２つのセレクタと
、この２つのセレクタに対応して接続される２つのバッ
ファレジスタと、この２つのバッファレジスタに接続さ
れる演算器と、この演算器の出力を上記レジスタ群およ
び上記２つのセレクタに転送する手段と、実行サイクル
の１つ前のステージで上記レジスタ群から出力されるソ
ースデータを上記セレクタを介して上記バッファレジス
タに保持せしめる手段と、上記実行サイクルステージで
上記バッファレジスタに保持したデータの演算を上記演
算器で実行し、そのディスティネーションレジスタ番号
と次ステージのンースレジスタ番号とが一致している場
合は、上記演算器の出力データを上記レジスタ群に格納
すると同時に、上記セレクタを介し上記ノくツファレジ
スタの１つまたは両方に保持せしめる手段とを具備する
ことを特徴とする演算バッファ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57122094A JPS5914048A (ja) | 1982-07-15 | 1982-07-15 | 演算バツフア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57122094A JPS5914048A (ja) | 1982-07-15 | 1982-07-15 | 演算バツフア方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5914048A true JPS5914048A (ja) | 1984-01-24 |
Family
ID=14827498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57122094A Pending JPS5914048A (ja) | 1982-07-15 | 1982-07-15 | 演算バツフア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6405602B1 (en) | 1999-07-28 | 2002-06-18 | Ngk Insulators, Ltd. | Machine for inspecting ceramic samples by applying compression thereto |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295940A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Computer processing control |
| JPS5569856A (en) * | 1978-11-22 | 1980-05-26 | Toshiba Corp | Overlap system |
-
1982
- 1982-07-15 JP JP57122094A patent/JPS5914048A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295940A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Computer processing control |
| JPS5569856A (en) * | 1978-11-22 | 1980-05-26 | Toshiba Corp | Overlap system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6405602B1 (en) | 1999-07-28 | 2002-06-18 | Ngk Insulators, Ltd. | Machine for inspecting ceramic samples by applying compression thereto |
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