JPS61150055A - Ｄｍａデ−タ転送方式 - Google Patents
Ｄｍａデ−タ転送方式Info
- Publication number
- JPS61150055A JPS61150055A JP27542384A JP27542384A JPS61150055A JP S61150055 A JPS61150055 A JP S61150055A JP 27542384 A JP27542384 A JP 27542384A JP 27542384 A JP27542384 A JP 27542384A JP S61150055 A JPS61150055 A JP S61150055A
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- Japan
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- data
- transfer
- byte
- buffer
- memory
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムにおけるＤＭＡデータ転送方
式に関するものであり、特にメモリのデータアクセス幅
（ワード幅）よりも転送幅が小さい場合に、効率的なり
ＭＡデータ転送を可能にするためのデータ幅の変換方式
に関する。
式に関するものであり、特にメモリのデータアクセス幅
（ワード幅）よりも転送幅が小さい場合に、効率的なり
ＭＡデータ転送を可能にするためのデータ幅の変換方式
に関する。
従来の計算機システムでは、メモリのアクセス効率を高
めるためにＣＰＵとメモリの各データ幅を等しくしてい
るが、メモリのデータ幅と入出力装置に対するデータ転
送幅とは異なっている場合が少なくない。たとえばＣＰ
Ｕとメモリのデータ幅すなわちワードが２バイト（１６
ビツト）構成となっているが、メモリと入出力装置との
間のＤＭＡデータ転送が１バイト幅で行われるシステム
がある。
めるためにＣＰＵとメモリの各データ幅を等しくしてい
るが、メモリのデータ幅と入出力装置に対するデータ転
送幅とは異なっている場合が少なくない。たとえばＣＰ
Ｕとメモリのデータ幅すなわちワードが２バイト（１６
ビツト）構成となっているが、メモリと入出力装置との
間のＤＭＡデータ転送が１バイト幅で行われるシステム
がある。
第２図は、このようなシステムにおける従来のＤＭＡデ
ータ転送方式を示したもので１１は２バイト幅のメモリ
、２はＤＭＡコントローラ、３は入出力装置、４はデー
タバッファである。
ータ転送方式を示したもので１１は２バイト幅のメモリ
、２はＤＭＡコントローラ、３は入出力装置、４はデー
タバッファである。
ＤＭＡコントローラ２と入出力装置３との間のデータ転
送は、１バイト単位で行われ、このためＤＭＡコントロ
ーラ２内のデータバッファ４の大きさは、１バイトとな
っている。
送は、１バイト単位で行われ、このためＤＭＡコントロ
ーラ２内のデータバッファ４の大きさは、１バイトとな
っている。
他方、メモリ１は、１回のアクセスタイミングで２バイ
トのデータを同時に書き込みあるいは読み出しする構成
をもつ。しかもその際命令により。
トのデータを同時に書き込みあるいは読み出しする構成
をもつ。しかもその際命令により。
上位または下位のいずれか一方の１バイトのみを指定し
て読み書きアクセスすることが可能にされている。図示
の例では、Ａが１つのワードの上位バイト、Ｂがその下
位バイトを表している。
て読み書きアクセスすることが可能にされている。図示
の例では、Ａが１つのワードの上位バイト、Ｂがその下
位バイトを表している。
しかしＤＭＡコントローラ２は、メモリ１と入出力装置
３との間でのデータ転送をバイト単位で行うため、メモ
リ１が２バイトのワードアクセスを行っても、１回のＤ
ＭＡデータ転送では、そのうちの指定した１バイトしか
利用することができない。したがって、たとえばメモリ
１から、同一ワード内の図示のＡ、 Ｂバイトを入出力
装置３へＤＭＡ転送する場合には、１回目のメモリアク
セスでＡバイトをデータバッファ４へ読み出し、２回目
のメモリアクセスでＢハイドをデータバッファ４へ読み
出し２合計で２回のメモリアクセスを行う必要があった
。
３との間でのデータ転送をバイト単位で行うため、メモ
リ１が２バイトのワードアクセスを行っても、１回のＤ
ＭＡデータ転送では、そのうちの指定した１バイトしか
利用することができない。したがって、たとえばメモリ
１から、同一ワード内の図示のＡ、 Ｂバイトを入出力
装置３へＤＭＡ転送する場合には、１回目のメモリアク
セスでＡバイトをデータバッファ４へ読み出し、２回目
のメモリアクセスでＢハイドをデータバッファ４へ読み
出し２合計で２回のメモリアクセスを行う必要があった
。
従来のＤＭＡデータ転送方式では、メモリのデータアク
セス幅がデータの転送幅の複数倍の大きさをもっていて
も、それを有効に利用することができないため、メモリ
のアクセス効率が低くなるという問題があった。
セス幅がデータの転送幅の複数倍の大きさをもっていて
も、それを有効に利用することができないため、メモリ
のアクセス効率が低くなるという問題があった。
本発明は、ＤＭＡコントローラ内のバッファのデータ幅
をメモリのアクセスデータ幅すなわちワードに等しくす
るとともに、このバッファに連結させてデータ幅のワー
ド／バイト変換機構を設けることにより、メモリのアク
セスデータ幅をいっばいに利用してＤＭＡデータ転送が
できるようにするものである。これにより、ＤＭＡデー
タ転送時のメモリアクセス回数を、大幅に削減すること
ができる。
をメモリのアクセスデータ幅すなわちワードに等しくす
るとともに、このバッファに連結させてデータ幅のワー
ド／バイト変換機構を設けることにより、メモリのアク
セスデータ幅をいっばいに利用してＤＭＡデータ転送が
できるようにするものである。これにより、ＤＭＡデー
タ転送時のメモリアクセス回数を、大幅に削減すること
ができる。
そしてそのための本発明の構成は、メモリと。
入出力装置と、ＤＭＡコントローラとをそなえ。
メモリのワード幅が入出力装置との間の転送データ幅の
複数倍の大きさをもつ計算機システムにおいて、上記Ｄ
ＭＡコントローラは、上記入出力装置との間の転送デー
タ幅と同じ容量のデータバッファを上記複数倍の倍数値
と同じ個数だけそなえ。
複数倍の大きさをもつ計算機システムにおいて、上記Ｄ
ＭＡコントローラは、上記入出力装置との間の転送デー
タ幅と同じ容量のデータバッファを上記複数倍の倍数値
と同じ個数だけそなえ。
これらの複数個のデータバッファとメモリとの間は並行
的に結合し、また入出力装置との間は順次的に選択して
結合することにより、メモリのワード幅と入出力装置と
の間の転送データ幅とを変換してデータ転送を行うこと
を特徴としている。
的に結合し、また入出力装置との間は順次的に選択して
結合することにより、メモリのワード幅と入出力装置と
の間の転送データ幅とを変換してデータ転送を行うこと
を特徴としている。
以下に本発明の詳細を実施例にしたがって説明する。
第１図は本発明の１実施例システムの構成図である。図
において、１は１ワードが２バイト（１６ビツト）のメ
モリ、２はＤＭＡコントローラ。
において、１は１ワードが２バイト（１６ビツト）のメ
モリ、２はＤＭＡコントローラ。
３は入出力装置、５は上位バイトデータバッファ。
５′は下位バイトデータバッファ、６は１バイトの転送
バッファ５７は上位バイトおよび下位バイトの選択フ・
・ＪＪ ７プフロツプ、８は上位バイト指示用のＯＲゲ
ート、８′は下位バイト指示用のＯＲゲートを示してい
る。
バッファ５７は上位バイトおよび下位バイトの選択フ・
・ＪＪ ７プフロツプ、８は上位バイト指示用のＯＲゲ
ート、８′は下位バイト指示用のＯＲゲートを示してい
る。
メモリ１は、ＯＲゲート８．８’に印加されるワード転
送信号が“ｌ”のとき、ワード単位ですなわち上位バイ
トと下位バイト同時に読み書きするアクセスが実行され
、またワード転送信号が“０”のときには、さらに選択
フリップフロップ７がＯＮあるいはＯＦＦ上位バイトあ
るいは下位バイトのいずれか一方を読み書きするよに制
御される。
送信号が“ｌ”のとき、ワード単位ですなわち上位バイ
トと下位バイト同時に読み書きするアクセスが実行され
、またワード転送信号が“０”のときには、さらに選択
フリップフロップ７がＯＮあるいはＯＦＦ上位バイトあ
るいは下位バイトのいずれか一方を読み書きするよに制
御される。
ＯＲゲー）８．８’の双方には、ワード転送信号が共通
に入力され、また選択フリツプフロップ７のＱおよびＱ
出力が別々に入力されている。
に入力され、また選択フリツプフロップ７のＱおよびＱ
出力が別々に入力されている。
選択フリップフロップ７のＱ、Ｑ出力は、それぞれ上位
バイトデータバッファ５および下位バイトデータバッフ
ァ５′のイネーブル制御にも使用される。この選択フリ
ップフロップ７は、初期設定信号によってＯＮあるいは
ＯＦＦ状態を初期設定されるとともに、バイト転送が行
われるたびに。
バイトデータバッファ５および下位バイトデータバッフ
ァ５′のイネーブル制御にも使用される。この選択フリ
ップフロップ７は、初期設定信号によってＯＮあるいは
ＯＦＦ状態を初期設定されるとともに、バイト転送が行
われるたびに。
０Ｎ１０ＦＦ状態を切り替えられる。
読み書きデータの上位バイトと下位バイトは。
それぞれ上位バイトデータバッファ５および下位バイト
データバッファ５′とメモリ１の上位バイトおよび下位
バイト端子との間で並行に転送されるが、上位ハイドデ
ータバッファ５および下位バイトデータバッファ５′と
転送バッファ６との間のデータ転送は１選択フリップフ
ロップ７によって選択された上位バイトあるいは下位バ
イトいずれか一方のデータバッファと転送バッファ６と
の間で行われる。
データバッファ５′とメモリ１の上位バイトおよび下位
バイト端子との間で並行に転送されるが、上位ハイドデ
ータバッファ５および下位バイトデータバッファ５′と
転送バッファ６との間のデータ転送は１選択フリップフ
ロップ７によって選択された上位バイトあるいは下位バ
イトいずれか一方のデータバッファと転送バッファ６と
の間で行われる。
読み出し転送動作の手順は次の通りである。
■ 転送始め
予め上位、下位どちらかのバイトからデータを読み出す
かの指示が与えられている。下位バイトであればワード
転送の指示は与えられない（ワード転送信号＝“０”）
。上位バイトから読み出す指示があった場合、メモリ１
から読みだされた２バイト幅（ワード）のデータは、各
１バイト幅のデータバッファ５，５′に同時に蓄えられ
るが９次に１バイト幅の転送バッファ６に２回に分けて
移される。転送バッファ６に１バイトデータを移すごと
に５選択フリップフロップ７の状態を切り替え、上位、
下位のバイト指示を反転させる。
かの指示が与えられている。下位バイトであればワード
転送の指示は与えられない（ワード転送信号＝“０”）
。上位バイトから読み出す指示があった場合、メモリ１
から読みだされた２バイト幅（ワード）のデータは、各
１バイト幅のデータバッファ５，５′に同時に蓄えられ
るが９次に１バイト幅の転送バッファ６に２回に分けて
移される。転送バッファ６に１バイトデータを移すごと
に５選択フリップフロップ７の状態を切り替え、上位、
下位のバイト指示を反転させる。
■ 転送途中
ワード転送指示が与えられる（ワード転送信号＝“１”
）。
）。
メモリ１から２バイト幅で読み出されたデータは、■と
同様にして１バイトずつに分けて転送される。データバ
ッファ５，５′が空になると２次の転送要求が発生する
。
同様にして１バイトずつに分けて転送される。データバ
ッファ５，５′が空になると２次の転送要求が発生する
。
■ 転送終了時
転送要求が出た時点で、転送すべきデータが残り１バイ
トであることが検出されると、ワード転送指示は与えら
れず、そのときの選択フリップフロップ７の状態に基づ
いて、上位バイトのみを読み出し、転送して終結する。
トであることが検出されると、ワード転送指示は与えら
れず、そのときの選択フリップフロップ７の状態に基づ
いて、上位バイトのみを読み出し、転送して終結する。
次に書き込み転送動作の手順を示す。
■′転送始め
転送バッファ６にデータが入って（ると、予め与えられ
た上位、下位のバイ斗指示にしたがい。
た上位、下位のバイ斗指示にしたがい。
上位、下位のデータバッファ５，５′にデータが格納さ
れる。１バイトの格納ごとに上位、下位の指示は反転す
る。下位データバッファ５′にデータが格納されると、
メモリ１ヘデータを書き込むが。
れる。１バイトの格納ごとに上位、下位の指示は反転す
る。下位データバッファ５′にデータが格納されると、
メモリ１ヘデータを書き込むが。
上位バイトデータバッファ５にデータが格納されていな
い場合には、ワード転送指示は発生しない。
い場合には、ワード転送指示は発生しない。
■′転送途中
ワード転送指示が与えられる。バイトからワードの変換
は、■′ と同様に行われる。
は、■′ と同様に行われる。
■′転送終了時
上位バイトあるいは下位バイトのデータバッファ５．５
′にデータを格納した時点で転送すべきデータがなくな
ったことを検出した場合、メモリにデータを書き込むが
、その際、下位データバッファ５′にデータがない場合
には、ワード転送指示を与えずに、メモリへデータを書
き込む。
′にデータを格納した時点で転送すべきデータがなくな
ったことを検出した場合、メモリにデータを書き込むが
、その際、下位データバッファ５′にデータがない場合
には、ワード転送指示を与えずに、メモリへデータを書
き込む。
第３図に示す例で、読み出し転送の動作を説明すると、
メモリ１から読み出されるデータが、斜線領域で示され
るようにアドレスｉの下位ハイドで始まり、アドレスｉ
＋にの上位アドレスで終わる場合には、まずア゛ドレス
ｉでワード転送信号を“０”とし、さらに初期設定信号
により選択フリップフロップ７をＯＦＦに設定して、Ｏ
Ｒゲート８′から下位バイト指示信号を出力し、メモリ
から下位バイトのみを読み出させる。読み出された下位
バイトは、下位バイトデータバッファ５′に格納され、
さらに転送バッファ６を介して入出力装置３へ転送され
る。
メモリ１から読み出されるデータが、斜線領域で示され
るようにアドレスｉの下位ハイドで始まり、アドレスｉ
＋にの上位アドレスで終わる場合には、まずア゛ドレス
ｉでワード転送信号を“０”とし、さらに初期設定信号
により選択フリップフロップ７をＯＦＦに設定して、Ｏ
Ｒゲート８′から下位バイト指示信号を出力し、メモリ
から下位バイトのみを読み出させる。読み出された下位
バイトは、下位バイトデータバッファ５′に格納され、
さらに転送バッファ６を介して入出力装置３へ転送され
る。
次のｉ＋ｌからｉ＋に−１までのアドレスでは。
ワード転送信号を“１″にして、ＯＲゲート８：８′か
らそれぞれ上位バイト指示信号および下位バイト指示信
号を同時に出力し、メモリから各アドレスにおいて上位
バイトおよび下位バイトのデー ゛りを同時に読み出
させ、それぞれ上位バイトデータバッファ５および下位
データバッファ５′に格納させる。各データバッファ５
．５′から転送バッファ６へのデータ転送は９選択フリ
ップフロップ７を、転送ごとにＯＮ１０ Ｆ Ｆ切り替
えることによって、交互に行われ、さらに転送バッファ
６から入出力装置３ヘデータがバイト単位で連続的に転
送される。
らそれぞれ上位バイト指示信号および下位バイト指示信
号を同時に出力し、メモリから各アドレスにおいて上位
バイトおよび下位バイトのデー ゛りを同時に読み出
させ、それぞれ上位バイトデータバッファ５および下位
データバッファ５′に格納させる。各データバッファ５
．５′から転送バッファ６へのデータ転送は９選択フリ
ップフロップ７を、転送ごとにＯＮ１０ Ｆ Ｆ切り替
えることによって、交互に行われ、さらに転送バッファ
６から入出力装置３ヘデータがバイト単位で連続的に転
送される。
最後のアドレスｉ十にでは、再びワード転送信号を０″
に戻す。このとき選択フリップフロップ７の状態は、ア
ドレスｉ＋に−１からの順番でＯＮになっているので、
ＯＲゲート８から上位バイト指示信号が出力され、メモ
リからは上位バイトが読み出されて、上位バイトデータ
バッファ５に格納され、転送バッファ６から入出力装置
へ転送される。
に戻す。このとき選択フリップフロップ７の状態は、ア
ドレスｉ＋に−１からの順番でＯＮになっているので、
ＯＲゲート８から上位バイト指示信号が出力され、メモ
リからは上位バイトが読み出されて、上位バイトデータ
バッファ５に格納され、転送バッファ６から入出力装置
へ転送される。
なお書き込み転送動作の場合は、上述した読み出し転送
動作の場合と逆の手順で行えばよい。
動作の場合と逆の手順で行えばよい。
以上のように２本発明によればＤＭＡコントローラ内で
ワード／バイト変換を行うことにより。
ワード／バイト変換を行うことにより。
ＤＭＡデータ転送時のメモリアクセスをワード単位で行
う場合に、ワード内の各バイトデータを大部分有効なも
のとして利用されるため、メモリのアクセス効率が改善
されシステムの処理時間を短縮することができる。
う場合に、ワード内の各バイトデータを大部分有効なも
のとして利用されるため、メモリのアクセス効率が改善
されシステムの処理時間を短縮することができる。
第１図は本発明の１実施例の構成図、第２図は従来例の
説明図、第３図は実施例動作の説明図である。 図において、１はメモリ、２はＤＭＡコントローラ、３
は入出力装置、５は上位バイトデータバッファ、５′は
下位バイトデータバッファ、６は転 ゛送バッファ
、７は選択フリップフロップ、８．８’はＯＲゲートを
示す。 特許出願人 パナファコム株式会社代理人弁理士
長谷用 文廣（外１名）ＦＦＩ 図
説明図、第３図は実施例動作の説明図である。 図において、１はメモリ、２はＤＭＡコントローラ、３
は入出力装置、５は上位バイトデータバッファ、５′は
下位バイトデータバッファ、６は転 ゛送バッファ
、７は選択フリップフロップ、８．８’はＯＲゲートを
示す。 特許出願人 パナファコム株式会社代理人弁理士
長谷用 文廣（外１名）ＦＦＩ 図
Claims (1)
- メモリと、入出力装置と、ＤＭＡコントローラとをそな
え、メモリのワード幅が入出力装置との間の転送データ
幅の複数倍の大きさをもつ計算機システムにおいて、上
記ＤＭＡコントローラは、上記入出力装置との間の転送
データ幅と同じ容量のデータバッファを上記複数倍の倍
数値と同じ個数だけそなえ、これらの複数個のデータバ
ッファとメモリとの間は並行的に結合し、また入出力装
置との間は順次的に選択して結合することにより、メモ
リのワード幅と入出力装置との間の転送データ幅とを変
換してデータ転送を行うことを特徴とするＤＭＡデータ
転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27542384A JPS61150055A (ja) | 1984-12-25 | 1984-12-25 | Ｄｍａデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27542384A JPS61150055A (ja) | 1984-12-25 | 1984-12-25 | Ｄｍａデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150055A true JPS61150055A (ja) | 1986-07-08 |
Family
ID=17555302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27542384A Pending JPS61150055A (ja) | 1984-12-25 | 1984-12-25 | Ｄｍａデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150055A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448158A (en) * | 1987-08-19 | 1989-02-22 | Oki Electric Ind Co Ltd | Direct memory access control circuit |
| US6883041B2 (en) | 2002-03-19 | 2005-04-19 | Fujitsu Limited | Direct memory access device |
| JP2022531075A (ja) * | 2020-03-31 | 2022-07-06 | 上▲海▼商▲湯▼智能科技有限公司 | データ処理 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619134A (en) * | 1979-07-26 | 1981-02-23 | Nec Corp | Direct memory access control unit |
| JPS59229637A (ja) * | 1983-06-10 | 1984-12-24 | Hitachi Micro Comput Eng Ltd | デ−タ転送回路 |
-
1984
- 1984-12-25 JP JP27542384A patent/JPS61150055A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619134A (en) * | 1979-07-26 | 1981-02-23 | Nec Corp | Direct memory access control unit |
| JPS59229637A (ja) * | 1983-06-10 | 1984-12-24 | Hitachi Micro Comput Eng Ltd | デ−タ転送回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448158A (en) * | 1987-08-19 | 1989-02-22 | Oki Electric Ind Co Ltd | Direct memory access control circuit |
| US6883041B2 (en) | 2002-03-19 | 2005-04-19 | Fujitsu Limited | Direct memory access device |
| US7165126B2 (en) | 2002-03-19 | 2007-01-16 | Fujitsu Limited | Direct memory access device |
| JP2022531075A (ja) * | 2020-03-31 | 2022-07-06 | 上▲海▼商▲湯▼智能科技有限公司 | データ処理 |
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