JPS61288252A

JPS61288252A - デ−タ転送方式

Info

Publication number: JPS61288252A
Application number: JP12989885A
Authority: JP
Inventors: Kenji Yamada; 山田　賢次; Goji Mikami; 剛司三上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-06-17
Filing date: 1985-06-17
Publication date: 1986-12-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段作用実施例本発明の原理（第１図）本発明に係る全体構成（第２図）動作説明図（第３図）発明の効果〔概　要〕周辺入出力機器もしくはメモリと当該メモリとの間にて
データを直接転送するデータ転送方式において、メモリ
上の２つのブロックを指定するための２つのアドレスレ
ジスタを設け、これら２つのアドレスレジスタを切換え
ることによりチェーン動作を行うようにしたものである
。

〔産業上の利用分野〕

本発明は周辺入力機器もしくはメモリと当該メモリとの
間にてデータ転送を直接行うデータ転送方式いわゆるダ
イレクトメモリアクセス（ＤＭＡ）方式に関する。

〔従来の技術〕

従来のＤＭＡ方式による複数ブロック転送のチェーン手
法は、たとえば日経エレクトロニクス阻２９６　（１９
８２年８月２日）　、ｐ、１３９の図６もしくは図７に
示されているように、１つのメモリアドレスレジスタを
具備しており、このメモリアドレスレジスタのアドレス
を用いてブロック転送を行うが、次のブロック転送のた
めの転送情報は前のブロック転送終了後、同一のメモリ
アドレスレジスタに設定するようになっている。

〔発明が解決しようとする問題点〕

しかしながら、上述の従来形においては、外部からチェ
ーン要求を実現するには、チェーン要求後に転送ワード
数をメモリ上に書込む必要があるのでチェーン動作が遅
れ、しかも、ハードウェア量が増加するという問題点が
ある。また、外部から強制的なりＭＡ転送終了が行われ
た場合には、それまでに転送されたワード数を算出でき
ず、当該ブロックに対するＤＭＡを最初から再度行わな
ければならないという問題点があり、また、予め特定の
演算を行わなければ、メモリ上にＤＭＡによるブロック
を連続に転送することができず、この結果、メモリの使
用効率が低下するという問題点もある。

〔問題点を解決するための手段〕

本発明の目的は、外部からのチェーン要求を迅速に実現
でき、また、外部からの強制的なりＭＡ終了があっても
そのときまでの転送ワード数の算出を可能にし、さらに
メモリ上のＤＭＡによる使用効率を向上できるＤＭＡ方
式を提供することにあり、その手段は、メモリの２つの
ブロックに対するアドレスを発生するための２つのアド
レスレジスタを、設け、一方のアドレスレジスタにもと
づ＜ＤＭＡ転送終了後、もしくは外部からのチェーン要
求があった場合には他方のアドレスレジスタにもとづ＜
ＤＭＡ転送を行い、各ＤＭＡ転送は、アドレスレジスタ
をインクリメントもしくはデクリメントすることにより
行うようにしたことである。

〔作　用〕

上述の手段によれば、外部からチェーン要求を迅速に実
現すると共に、外部からの強制的ＤＭＡ終了があった場
合には、当該アドレスレジスタに転送最終番地＋１もし
くは−１が残存するので、転送ワード数を逆算できる。

また、ＤＭＡ終了時のアドレスレジスタの値をそのまま
次回の先頭アドレスとして指定すれば、メモリ上にすき
間なくＤＭＡ転送を行うことができる。

〔実施例〕第１図は本発明の原理を示す図である。ＤＭＡコントロ
ーラＤＭＡＣ内にはチャネル毎に２つのアドレスレジス
タＡＲＡ、ＡＲＢが設けられている。始めに、第１図（
Ａ）に示すごとく、アドレスレジスタＡＲＡにメモリ上
の第１のブロックの先頭アドレスを書込んでおく。次い
で、アドレスレジスタＡＲＡをアドレスカウントレジス
タとして選択してインクレメント／デクレメントユニッ
トＩＮＧ／ＤＥＣによってインクレメントもしくはデク
レメントしながらメモリ上の第１のブロックに対してＤ
ＭＡ転送を行う。アドレスレジスタＡＲＡをアドレスカ
ウントレジスタとしたＤＭＡ転送が終了すると、第１図
（Ｂ）に示すごとく、アドレスレジスタＡＲＢをアドレ
スカウントレジスタとして選択してメモリ上の第２のブ
ロックに対してＤＭＡ転送を行う。アドレスレジスタＡ
ＲＢをアドレスカウントレジスタとしたＤＭＡ転送が終
了すると、再び第１図（Ａ）に示すごとく、アドレスレ
ジスタＡＲＡをアドレスカウントレジスタとして選択し
てメモリ上の次のブロックに対してＤＭＡ転送を行う。

どのようにしてチェーン動作が行われるが、外部からチ
ェーン要求があった場合には、現在のブロックに対する
ＤＭＡ転送終了前に、上述のチェーン動作が行われる。

第２図は本発明に係るＤＭＡシステムの全体構成図であ
る。第２図において、ＲＡＭＩ　ＣＰＵ２、ＤＭＡＣ５
、Ｉ１０機器４等がアドレスバスＡＢ、データバスＤＢ
によって接続されている。

ＤＭＡＣ５は、上述のアドレスバス、りＡＲＡ、ＡＲＢ
、インクレメント／デクレメントユニットＩＮＧ／ＤＥ
Ｃの外に、ホールド要求制御ユニフ）ＨＲＱＣ，基本キ
ャラクタカンウドレジスタＢＯＣＲ、キャラクタカンウ
ドレジスタＯＣＲ、バッファＢＵＦ、マルチプレクサＭ
ＰＸ、Ｉ−グルフリップフロップＦＦ、ＤＭＡ要求禁止
制御ユニットＩ　ＨＴＣ、オアゲートＧｌ　％ゲート０
２等を備えている。

第２図の動作を第３図のフローチャートを参照して説明
する。始めに、ステップ３０１にてＤＭＡＣ５の各種の
設定を行う。ステップ３０２では、アドレスレジスタＡ
ＲＡＳＡＲＢの切換えを行うためのカウンタｎをクリア
する。ステップ３０３では、ＣＰＵ２は、ＲＡＭＩ上の
第１のブロックの先頭番地をアドレスレジスタＡＲＡに
設定し、そのワード数（バイト数）をキャラクタカウン
トレジスタＣＣＲに設定する。さらに、ＣＰＵ２は、Ｒ
ＡＭ１上の第２ブロツクの先頭番地をアドレスレジスタ
ＡＲＢに設定し、そのワード数（バイト数）を基本キャ
ラクタカウントレジスタＢＣＣＲに設定する。なお、マ
ルチプレクサＭＰＸはステップ３０１にてアドレスレジ
スタＡＲＡをインクレメント／デクレメントユニットＩ
ＮＧ／ＤＥＣに接続しているものとする。

次に、ステップ３０４にてＩ１０機器４からの割込みを
待つ。割込みが発生すると、すなわち、■１０機器４か
らＤＭＡＣ５のホールド要求制御ユニットＨＲＱＣにＤ
ＭＡ要求（ＲＥＱ）信号が発生し、ユニットＨＲＱＣか
らボールド要求（ＲＥＱ）信号がＣＰＵ２に対して発生
されると、ＣＰＵ２がホールドアクノリッジ（Ａ　ＣＫ
）信号をホールド要求制御ユニソ）Ｔ（ＲＱＣに送出し
、ユニットＨＲＱＣがＤＭＡアクノリッジ（Ａ　ＣＫ）
信号をＩ１０機器４に送出することによりＤＭＡ転送が
開始する。つまり、アドレスレジスタＡＲＡの内容がバ
ッファＢＵＦを介してアドレスバスＡＢに送出される。

このとき、アドレスレジスタＡＲＡの内容はインクレメ
ント／デクレメントユニットＩＮＧ／ＤＥＣに入力され
、インクレメントもしくはデクレメントされてアドレス
レジスタＡＲＡに戻る。なお、インクレメント／デクレ
メントユニットＩＮＧ／ＤＥＣはＣＰＵ２によって予め
インクレメント機能もしくはデクレメント機能のいずれ
かに設定されているものとする。また、同時に、キャラ
クタカウントレジスタＣＣＲの内容がデクレメントされ
る。このようにして、ＤＭＡ要求が繰返されてキャラク
タカウントレジスタＯＣＲの内容が０となった場合（第
１のブロックがフルになった場合）、もしくはキャラク
タカウントレジスタＣＣＨの内容が０となる前にＩ１０
機器４よりチェーン要求（ＣＲＥＱ）信号が発生された
場合には、オアゲートＧ、からの出力信号により次の動
作が行われる。

１）マルチプレクサＭＰＸの切換によりアドレスレジス
タＡＲＡの転送先指定からアドレスレジスタＡＲＢの転
送先指定へのチェーン動作、２）ゲートＧ、動作により
基本キャラクタカウントレジスタＢＯＣＲの内容のキャ
ラクタカウントレジスタＣＣＲへの書込み動作、３）オアゲートＧ１の出力信号によるＣＰＵ２の割込み
動作。

上述のＤＭＡ動作中にあっては、第３図のステップ３０
５〜３０８がＣＰＵ２により実行される。すなわち、ス
テップ３０５にてカウンタｎが偶数か否かを判別する。

ここでは、ｎ＝０であるのでステップ３０６に進み、Ｃ
ＰＵ２はアドレスレジスタＡＲＡの内容を読出し、この
場合、第１のブロックに転送された最終番地＋１もしく
は−ドを読出し、また、第２のブロックのバイト数と第
３のブロックのバイト数とが異なる場合、第３のブロッ
クのバイト数を基本キャラクタカウントレジスタＢＯＣ
Ｒに書込み、さらに、第３のブロックの先頭アドレスを
アドレスレジスタＡＲＡに書込む、この場合、第１のブ
ロックの最終番地＋１もしくは−１をアドレスレジスタ
ＡＲＡに書込むと、第１のブロックと第３のブロックは
連続となる。

そして、ステップ３０８にてカウンタｎを＋１歩進させ
てステップ３０４に戻り、次の割込み（ＤＭＡ要求）を
待つ。

次に、Ｉ１０機器４よりＤＭＡ要求があったときには、
ｎ＝１であるのでステップ３０５からステップ３０７に
進み、ステップ３０６と同様な動作を行う。この結果、
アドレスレジスタＡＲＢの内容を転送先アドレスとし、
キャラクタカウントレジスタＯＣＲを転送バイト数とし
て、上述のアドレスレジスタＡＲＡと同様な動作が行わ
れることになる。

以上のごとくしてチェーン動作が繰返されるが、次のブ
ロックの先頭アドレスの書込みが遅れた場合には、ＤＭ
Ａ要求禁止制御ユニッ）ＩＨＴＣの動作により、Ｉ１０
機器４からのＤＭＡ要求はホールド要求制御ユニットＨ
ＲＱＣに受付けられない。

また、Ｉ１０機器４は処理終了信号ＥＯＰを発生してＤ
ＭＡ転送終了を強制的に行うことができる。この場合、
ＣＰＵ２はアドレスレジスタＡＲＡもしくはＡＲＢの内
容を読出すことによりそのときまでの転送ワード数を算
出できる。

なお、上述の実施例においては、基本キャラクタカウン
トレジスタＢＣＣＲの内容をキャラクタカウントレジス
タＯＣＲへ書込むようにしているのが、２つのキャラク
タカウントレジスタＣＣＲを設けてこれらをマルチプレ
クサによって切換えることもできる。また、キャラクタ
カウントレジスタＯＣＲをインクレメントしてその内容
が所定値に到達したときにオアゲートＧ１から出力信号
を発生するように構成することもできる。

〔発明の効果〕

以上説明したように本発明によれば、外部からチェーン
要求があった場合には、ただちにチェーン動作を行うこ
とができ、また、外部から強制的なりＭＡ転送終了が行
われた場合には、それまでにＤＭＡ転送されたワード数
を容易に算出できる。

さらに、メモリ領域が少ない場合には、ブロック間をす
き間なく　ＤＭＡ転送を行うことによりメモリの使用効
率を向上させることもできる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する図、第２図は本発明に係るＤＭＡシステムの全体構成を示す
ブロック回路図、・第３図は第２図の回路動作を説明するためのフローチ
ャートである。ＡＲＡ、ＡＲＢ　ニアドレスレジスタ（アドレス記憶手
段）、ＢＣＣＲ：基本キャラクタカウントレジスタ（転送ワー
ド数カウンタ）ＯＣＲ：キャラクタカウントレジスタ（ワード数カウン
タ）１：ＲＡＭ２　：ＣＰＵ３：ＤＭＡ４：Ｉ１０機器。

Claims

【特許請求の範囲】１、周辺入出力機器（Ｉ／Ｏ）もしくはメモリ（ＲＡＭ
）と該メモリとの間にてデータを直接転送するデータ転
送方式において、前記メモリの少なくとも２つのブロックに対する各アド
レスを記憶する少なくとも２つのアドレス記憶手段（Ａ
ＲＡ、ＡＲＢ）と、前記２つの少なくともブロックの長さを記憶する２つの
転送ワード数カウンタ（ＣＣＲ、ＢＣＣＲ）と、を具備
し、前記アドレス記憶手段の一方のアドレスと前記転送ワー
ド数カウンタの一方のブロック長とにもとづいてのブロ
ックデータ転送終了後もしくはチェーン動作要求により
、前記アドレス記憶手段の他方のアドレスと前記転送ワ
ード数カウンタの他方のブロック長とにもとづいてのブ
ロックデータ転送を行い、前記ブロックデータ転送は、
前記アドレス記憶手段のアドレスをインクリメントもし
くはデクリメントすると共に前記転送ワード数カウンタ
の内容をインクリメントもしくはデクリメントすること
により行い、該転送ワード数カウンタの内容が所定値に
なったときに終了するようにしたデータ転送方式。２、前記一方のブロックのデータ転送終了前に前記他方
のブロックのデータ転送のために、前記他方のアドレス
記憶手段に該他方のブロックの先頭アドレスを書込むと
共に、前記他方の転送ワード数カウンタに前記他方のブ
ロックの長さを書込むようにした特許請求の範囲第１項
に記載のデータ転送方式。３、各ブロックデータ転送終了毎に、前記一方の転送ワ
ード数カウンタ（ＣＣＲ）に前記他方の転送ワード数カ
ウンタ（ＢＣＣＲ）の内容を書込むことにより、前記ブ
ロックデータ転送を前記一方の転送ワード数カウンタの
内容にもとづいて行うようにした特許請求の範囲第１項
に記載のデータ転送方式。