JPH0152775B2 - - Google Patents
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- Publication number
- JPH0152775B2 JPH0152775B2 JP57171201A JP17120182A JPH0152775B2 JP H0152775 B2 JPH0152775 B2 JP H0152775B2 JP 57171201 A JP57171201 A JP 57171201A JP 17120182 A JP17120182 A JP 17120182A JP H0152775 B2 JPH0152775 B2 JP H0152775B2
- Authority
- JP
- Japan
- Prior art keywords
- access
- memory
- cycle
- trap
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 241000353097 Molva molva Species 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、２サイクル以上のメモリアクセスを
行なうアクセス制御においてトラツプ割込みが発
生した場合のメモリアクセス制御装置に関し、１
サイクルタイムの増大を防止すると共にトラツプ
割込みを即実行できるメモリアクセス制御装置に
関するものである。
行なうアクセス制御においてトラツプ割込みが発
生した場合のメモリアクセス制御装置に関し、１
サイクルタイムの増大を防止すると共にトラツプ
割込みを即実行できるメモリアクセス制御装置に
関するものである。
(2) 従来技術と問題点
メモリアクセスバスが一つしかないようなマイ
クロプロセツサにおいて、メモリアクセスがメモ
リ・データバスの幅を越えて発生した場合、その
処理には２サイクル分の時間が必要である。
クロプロセツサにおいて、メモリアクセスがメモ
リ・データバスの幅を越えて発生した場合、その
処理には２サイクル分の時間が必要である。
従来、第２サイクル目にトラツプ割込みが発生
した場合、トラツプ割込みの処理完了後、マイク
ロ命令を１サイクル目から再実行するか、または
２サイクル目の処理が終るまでトラツプ割込みの
処理が待たされていた。
した場合、トラツプ割込みの処理完了後、マイク
ロ命令を１サイクル目から再実行するか、または
２サイクル目の処理が終るまでトラツプ割込みの
処理が待たされていた。
前者では、第１サイクル目を２回行なうため処
理時間が無駄になつており、後者ではトラツプ割
込みの処理開始が待たされるため、入出力装置の
オーバランの原因になる。
理時間が無駄になつており、後者ではトラツプ割
込みの処理開始が待たされるため、入出力装置の
オーバランの原因になる。
(3) 発明の目的
本発明は上述の問題点を解決するものであり、
処理時間の無駄をはぶき且つトラツプ割込みの処
理開始を待たせることのないメモリアクセス制御
装置を提供するものである。
処理時間の無駄をはぶき且つトラツプ割込みの処
理開始を待たせることのないメモリアクセス制御
装置を提供するものである。
(4) 発明の構成
上記の目的は、本発明によれば、２サイクル以
上のメモリアクセスを行うメモリアクセス制御装
置に於いて、少なくとも前記メモリにアクセスす
る為の上位装置から得られるメモリのアドレス
と、アクセスが２サイクル目以降であることを示
すサイクル情報を含むアクセス情報を有するアク
セス指示手段と、前記アクセス指示手段が指示す
る前記アクセス情報に従つて、メモリにアクセス
するアクセス手段と、前記アクセス指示手段が有
するアクセス情報を記憶する記憶手段と、上位装
置へのトラツプ割込み発生時に、前記上位装置の
処理と平行して前記アクセス指示手段の２サイク
ル目以降のみのアクセス情報を前記記憶手段に記
憶させ且つ、上位装置の前記トラツプ割込み終了
時に、前記上位装置の前記トラツプ割込み終了時
の処理と並行して前記記憶手段に記憶された情報
をアクセス指示手段に戻す制御手段を有すること
を特徴とするメモリアクセス制御装置とすること
により達成される。
上のメモリアクセスを行うメモリアクセス制御装
置に於いて、少なくとも前記メモリにアクセスす
る為の上位装置から得られるメモリのアドレス
と、アクセスが２サイクル目以降であることを示
すサイクル情報を含むアクセス情報を有するアク
セス指示手段と、前記アクセス指示手段が指示す
る前記アクセス情報に従つて、メモリにアクセス
するアクセス手段と、前記アクセス指示手段が有
するアクセス情報を記憶する記憶手段と、上位装
置へのトラツプ割込み発生時に、前記上位装置の
処理と平行して前記アクセス指示手段の２サイク
ル目以降のみのアクセス情報を前記記憶手段に記
憶させ且つ、上位装置の前記トラツプ割込み終了
時に、前記上位装置の前記トラツプ割込み終了時
の処理と並行して前記記憶手段に記憶された情報
をアクセス指示手段に戻す制御手段を有すること
を特徴とするメモリアクセス制御装置とすること
により達成される。
ここに、トラツプ割込みとは、実行すべき一連
の命令の途中において割込みが生じた場合に割込
み処理完了後、その一連の命令を実行すべく復帰
する形式の割込みを意味するものとする。
の命令の途中において割込みが生じた場合に割込
み処理完了後、その一連の命令を実行すべく復帰
する形式の割込みを意味するものとする。
(5) 発明の実施例
第１図は、一般的なマイクロプロセツサによる
メモリアクセス制御を示すブロツク図で、プロセ
ツサ１からアドレス信号ADR、長さ信号LENG、
方向信号ING（この場合はアドレスの増加方向）
をメモリ制御部２に与え、メモリ制御部２はこれ
らの信号に基いて、メモリ（またはバツフアスト
レージ）３をアドレスする信号ADR′とアライン
制御信号とを出力する。また、更に、この例では
８ビツトのバイトマークを出力する。
メモリアクセス制御を示すブロツク図で、プロセ
ツサ１からアドレス信号ADR、長さ信号LENG、
方向信号ING（この場合はアドレスの増加方向）
をメモリ制御部２に与え、メモリ制御部２はこれ
らの信号に基いて、メモリ（またはバツフアスト
レージ）３をアドレスする信号ADR′とアライン
制御信号とを出力する。また、更に、この例では
８ビツトのバイトマークを出力する。
メモリ３から読出された情報はアライン回路４
に供給され、アライン回路４によりマイクロプロ
セツサが要求したデータ形式に合うようにシフト
される。
に供給され、アライン回路４によりマイクロプロ
セツサが要求したデータ形式に合うようにシフト
される。
このようにシフトされたメモリ読み出し情報
は、メモリ制御部２からのバイトマークが“１”
であるデータレジスタ（バイト０〜７）５の対応
したバイト位置にストアされる。データレジスタ
の内容を一時的に格納するセーブデータレジスタ
は図示していないが一般には備えられているもの
である。今、プロセツサ１がメモリ（又はバツフ
アストレージ）３のパウンダリを越えてデータを
要求した場合、メモリ制御２はADR、LENG方
向より、そのアクセスが２サイクルになることを
検出し、2CYAC信号を出力し、次のサイクルで、
サイクル情報であるところのMS2T信号をONと
する。この種のメモリ制御部２の構成は、第２図
の如く表わされる。メモリ制御部は、MS2T信号
のON／OFFによつてバイトマークおよびアライ
ン制御信号を出力する。
は、メモリ制御部２からのバイトマークが“１”
であるデータレジスタ（バイト０〜７）５の対応
したバイト位置にストアされる。データレジスタ
の内容を一時的に格納するセーブデータレジスタ
は図示していないが一般には備えられているもの
である。今、プロセツサ１がメモリ（又はバツフ
アストレージ）３のパウンダリを越えてデータを
要求した場合、メモリ制御２はADR、LENG方
向より、そのアクセスが２サイクルになることを
検出し、2CYAC信号を出力し、次のサイクルで、
サイクル情報であるところのMS2T信号をONと
する。この種のメモリ制御部２の構成は、第２図
の如く表わされる。メモリ制御部は、MS2T信号
のON／OFFによつてバイトマークおよびアライ
ン制御信号を出力する。
たとえば、メモリバス幅が８バイトでアドレス
が0004（16進表示）、LENG＝８バイト、方向＝
ING（アドレスの増加方向）の場合に、 第１サイクルはADR′＝0004 アライン制御＝左４バイト バイトマーク＝FO 2CYAC＝１、 第２サイクルはADR′＝000C アライン制御＝右４バイト バイトマーク＝OF MS2T＝ON(1) となる。
が0004（16進表示）、LENG＝８バイト、方向＝
ING（アドレスの増加方向）の場合に、 第１サイクルはADR′＝0004 アライン制御＝左４バイト バイトマーク＝FO 2CYAC＝１、 第２サイクルはADR′＝000C アライン制御＝右４バイト バイトマーク＝OF MS2T＝ON(1) となる。
なお、バイトマークのFOは、二進形式で表わ
せば、11110000となり、１の立つているデータレ
ジスタに４バイト情報が取込まれる。
せば、11110000となり、１の立つているデータレ
ジスタに４バイト情報が取込まれる。
従来技術においては、前記第２サイクル時に、
トラツプ割込みが発生した場合、トラツプ処理後
第１サイクルから再びアクセスし直すか第２サイ
クルのサイクルが終了するまでトラツプの処理を
遅らせていた。
トラツプ割込みが発生した場合、トラツプ処理後
第１サイクルから再びアクセスし直すか第２サイ
クルのサイクルが終了するまでトラツプの処理を
遅らせていた。
本発明では、第２図に示したメモリ制御部に対
して、第３図の通りADR、LENG、方向、
MS2Tの各レジスタに、各々同じ容量のセーブレ
ジスタADR−Ｓ、LENG−Ｓ、方向−Ｓ、
MS2T−Ｓを並設しておき、トラツプ割込時各レ
ジスタの内容を待避させる様制御するマルチプレ
クサMPX−１、MPX−２、MPX−３、MPX−
４を備えておく。
して、第３図の通りADR、LENG、方向、
MS2Tの各レジスタに、各々同じ容量のセーブレ
ジスタADR−Ｓ、LENG−Ｓ、方向−Ｓ、
MS2T−Ｓを並設しておき、トラツプ割込時各レ
ジスタの内容を待避させる様制御するマルチプレ
クサMPX−１、MPX−２、MPX−３、MPX−
４を備えておく。
この様に構成すれば、トラツプ発生と同時に、
ADR、LENG、方向、MS2Tの各内容は、並設
した各セーブレジスタに一坦格納され、トラツプ
処理後は、その内容を元のレジスタに戻すことが
でき、トラツプ発生したサイクルより処理を続行
することができる。即ち、第２サイクルでトラツ
プ発生があつたときは第２サイクルのみ実行し、
第１サイクルについては、待避させていたセーブ
データレジスタの内容とで、その２サイクルを完
遂できる。
ADR、LENG、方向、MS2Tの各内容は、並設
した各セーブレジスタに一坦格納され、トラツプ
処理後は、その内容を元のレジスタに戻すことが
でき、トラツプ発生したサイクルより処理を続行
することができる。即ち、第２サイクルでトラツ
プ発生があつたときは第２サイクルのみ実行し、
第１サイクルについては、待避させていたセーブ
データレジスタの内容とで、その２サイクルを完
遂できる。
第４図は、第３図のMPX−１をより詳細に示
すもので、アドレスの下位４ビツトは、プロセツ
サ１からセツト信号と共に供給され、アンド回路
に入力される。一方、図示しない割込み制御回路
が、トラツプ割込みを検出、指示すると、メモリ
制御部にはセーブ信号として直ちに供給され、各
レジスタの内容をセーブレジスタへ待避させる。
そして、割込み処理の終了時にマイクロプロセツ
サはリストア信号をメモリ制御部に供給し、その
内容を元のレジスタに戻す。尚、セーブ信号は、
MS2T信号とのアンドにより発生させてもよい。
すもので、アドレスの下位４ビツトは、プロセツ
サ１からセツト信号と共に供給され、アンド回路
に入力される。一方、図示しない割込み制御回路
が、トラツプ割込みを検出、指示すると、メモリ
制御部にはセーブ信号として直ちに供給され、各
レジスタの内容をセーブレジスタへ待避させる。
そして、割込み処理の終了時にマイクロプロセツ
サはリストア信号をメモリ制御部に供給し、その
内容を元のレジスタに戻す。尚、セーブ信号は、
MS2T信号とのアンドにより発生させてもよい。
(6) 発明の効果
以上の通り本発明では、２サイクル以上のメモ
リアクセスを行なうメモリ制御部のアドレス、長
さ、方向、アクセスが２サイクル目以降であるこ
とを示すアクセス指示手段に対し、記憶手段を並
設し、トラツプ割込み時、各々記憶手段に待避さ
せ、トラツプ割込みの処理完了後、該記憶手段に
待避させた信号を戻し、使用することによつて、
２サイクル目以降のみのメモリアクセスを続行さ
せることができ、トラツプ割込みは直ちに処理開
始できると共に、トラツプ割込み完了後、マイク
ロ命令を１サイクル目から再実行する場合のよう
な処理時間の無駄は生じない。
リアクセスを行なうメモリ制御部のアドレス、長
さ、方向、アクセスが２サイクル目以降であるこ
とを示すアクセス指示手段に対し、記憶手段を並
設し、トラツプ割込み時、各々記憶手段に待避さ
せ、トラツプ割込みの処理完了後、該記憶手段に
待避させた信号を戻し、使用することによつて、
２サイクル目以降のみのメモリアクセスを続行さ
せることができ、トラツプ割込みは直ちに処理開
始できると共に、トラツプ割込み完了後、マイク
ロ命令を１サイクル目から再実行する場合のよう
な処理時間の無駄は生じない。
特に、トラツプ割込みは待せることがないの
で、複数の入出力装置が接続される系での入出力
装置のオーバーラン（入出力装置のデータ転送要
求がメモリへのデータ転送能力を越えた状態）を
生ずる確率が少なくなる。
で、複数の入出力装置が接続される系での入出力
装置のオーバーラン（入出力装置のデータ転送要
求がメモリへのデータ転送能力を越えた状態）を
生ずる確率が少なくなる。
第１図および第２図は従来のマイクロプロセツ
サによるメモリアクセス制御を示すブロツク図と
そのメモリ制御部の構成を示す回路図、第３図は
本発明により構成されるメモリ制御部の回路図、
第４図はそのうちのマルチプレクサの構成を示す
回路図である。 図中、１はプロセツサ、２はメモリ制御部、３
はメモリ、４はアライン回路、５はデータレジス
タである。
サによるメモリアクセス制御を示すブロツク図と
そのメモリ制御部の構成を示す回路図、第３図は
本発明により構成されるメモリ制御部の回路図、
第４図はそのうちのマルチプレクサの構成を示す
回路図である。 図中、１はプロセツサ、２はメモリ制御部、３
はメモリ、４はアライン回路、５はデータレジス
タである。
Claims (1)
- 【特許請求の範囲】 １ ２サイクル以上のメモリアクセスを行うメモ
リアクセス制御装置に於いて、 少なくとも前記メモリにアクセスする為の上位
装置から得られるメモリのアドレスと、アクセス
が２サイクル目以降であることを示すサイクル情
報を含むアクセス情報を有するアクセス指示手段
と、前記アクセス指示手段が指示する前記アクセ
ス情報に従つて、メモリにアクセスするアクセス
手段と、前記アクセス指示手段が有するアクセス
情報を記憶する記憶手段と、上位装置へのトラツ
プ割込み発生時に、前記上位装置の処理と並行し
て前記アクセス指示手段の２サイクル目以降のみ
のアクセス情報を前記記憶手段に記憶させ且つ、
上位装置の前記トラツプ割込み終了時に、前記上
位装置の前記トラツプ割込み終了時の処理と並行
して前記記憶手段に記憶された情報をアクセス指
示手段に戻す制御手段を有することを特徴とする
メモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17120182A JPS5960551A (ja) | 1982-09-30 | 1982-09-30 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17120182A JPS5960551A (ja) | 1982-09-30 | 1982-09-30 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960551A JPS5960551A (ja) | 1984-04-06 |
| JPH0152775B2 true JPH0152775B2 (ja) | 1989-11-10 |
Family
ID=15918889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17120182A Granted JPS5960551A (ja) | 1982-09-30 | 1982-09-30 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960551A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950003272B1 (ko) * | 1989-05-15 | 1995-04-07 | 미쓰비시덴키 가부시키가이샤 | 내연기관의 점화플러그 전류검출장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697154A (en) * | 1979-12-29 | 1981-08-05 | Nec Corp | Interruption control system for information processor |
-
1982
- 1982-09-30 JP JP17120182A patent/JPS5960551A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697154A (en) * | 1979-12-29 | 1981-08-05 | Nec Corp | Interruption control system for information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5960551A (ja) | 1984-04-06 |
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