JPS6012656B2 - リトライ制御方式 - Google Patents
リトライ制御方式Info
- Publication number
- JPS6012656B2 JPS6012656B2 JP54097037A JP9703779A JPS6012656B2 JP S6012656 B2 JPS6012656 B2 JP S6012656B2 JP 54097037 A JP54097037 A JP 54097037A JP 9703779 A JP9703779 A JP 9703779A JP S6012656 B2 JPS6012656 B2 JP S6012656B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- counter
- retry
- control method
- instructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
本発明は、リトラィ制御方式、とくにムープ・キャラク
タ命令やＳＳ型式の論理債演算のようなＳＳ型式の命令
の実行中にエラーが検出された場合のＩＪトライ制御方
式に関するものである。
タ命令やＳＳ型式の論理債演算のようなＳＳ型式の命令
の実行中にエラーが検出された場合のＩＪトライ制御方
式に関するものである。
計算機にエラーが検出されたとき、リトラィを実行する
ことは従来より行なわれている。検出されるエラーの中
には間欠的なものが多いので、リトラィによって非常に
多くの障害を回復することが可能である。１回のフロー
で行なわれる命令、例えばＲＲ型式の加算命令において
は、加算結果が一方のレジスタにセットされてしまうと
、ソース・データが破壊されてしまうので、この時点で
はリトラィは実行できない。
ことは従来より行なわれている。検出されるエラーの中
には間欠的なものが多いので、リトラィによって非常に
多くの障害を回復することが可能である。１回のフロー
で行なわれる命令、例えばＲＲ型式の加算命令において
は、加算結果が一方のレジスタにセットされてしまうと
、ソース・データが破壊されてしまうので、この時点で
はリトラィは実行できない。
従来技術ではＭＮＣ命令やＡＮＤ命令、ＯＲ命令のよう
なＳＳ型式の命令で而もフェッチとストアを繰返して処
理を実行する命令においても、最初にストアが完了した
後にエラーが発生したときには、リトラィ出釆ないよう
にする方法が採用されていた。リトラィが実行不・可で
あると、マシンチェック割込みにより、ＯＳによる障害
処理が行なわれるので、処理能率が大幅にダウンする場
合がある。本発明は、上記の考察に基づくものであって
、ＭＯＶＥ命令やＡＮＤ命令、ＯＲ命令のようなＳＳ型
式の命令に対するリトライを最初のストアが完了した後
でも実行できるようにしたりトライ制御方式を提供する
ことを目的としている。
なＳＳ型式の命令で而もフェッチとストアを繰返して処
理を実行する命令においても、最初にストアが完了した
後にエラーが発生したときには、リトラィ出釆ないよう
にする方法が採用されていた。リトラィが実行不・可で
あると、マシンチェック割込みにより、ＯＳによる障害
処理が行なわれるので、処理能率が大幅にダウンする場
合がある。本発明は、上記の考察に基づくものであって
、ＭＯＶＥ命令やＡＮＤ命令、ＯＲ命令のようなＳＳ型
式の命令に対するリトライを最初のストアが完了した後
でも実行できるようにしたりトライ制御方式を提供する
ことを目的としている。
そしてそのため、本発明のリトラィ制御方式は、処理を
分割して実行する命令に対するリトラィ制御方式におい
て、エラー検出時期こおける命令進行情況を保存する過
程と、同一命令を再度フェッチして保存された命令進行
情況になるまで当該命令をダミーで実行する過程と、保
存された命令の進行情況と再度実行された命令の進行情
況とが一致した時点から命令を正式に実行する過程とを
備えることを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。第１図は本発明の１実施例を
説明する図、第２図は本発明のために新たに必要とする
ハードウェアを示す図である。
分割して実行する命令に対するリトラィ制御方式におい
て、エラー検出時期こおける命令進行情況を保存する過
程と、同一命令を再度フェッチして保存された命令進行
情況になるまで当該命令をダミーで実行する過程と、保
存された命令の進行情況と再度実行された命令の進行情
況とが一致した時点から命令を正式に実行する過程とを
備えることを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。第１図は本発明の１実施例を
説明する図、第２図は本発明のために新たに必要とする
ハードウェアを示す図である。
ＭＯＶＥ命令を例として本発明を説明する。
このＭＯＶＥ命令は第１オペランド、第２オペランドお
よび転送バイト長が与えられると、その処理は同じよう
に進む。例えば、メモリへのデータ・バスのバス幅が８
バイトであると仮定すると、第１オペランド・アドレス
と第２オペランド・アドレスのオーバ・ラップ量が８バ
イトより小であれば、データのフエツチとストアはこの
オーバ・ラップ量で行なわれ、オーバ・ラップ量が８バ
イト以上であれば、データのフェツチとストアは８バイ
ト単位で行なわれる。つまり、エラーが発生する前の処
理とＩＪトライ時の処理は、上記のパターンが同じであ
る限り、同じである。そのため、エラーが発生した時、
それまで転送されたバイト長を示すカゥン夕の内容をリ
トラィ・カウン外こコピーし、リトラィ時にリトラィ・
カウンタの内容と実行中のカウンタが一致するまでダミ
ーで処理を実行し、一致した時点より正式に処理を進行
させればその結果は保証される。第１オペランド・アド
レスと第２オペランド・アドレスがオーバ・ラップして
いるときには、ダミーで実行しているときのデータは、
リトラィ前の処理と一致していないかも知れないが、実
行中のカウンタとりトライ・カウンタと一致した以後の
データは必ず正しい。そのため、第１オペランド。アド
レスと第２オペランド・アドレスとが重復しているかど
うかのチェックは必要なく、必ず実行できる。次に、本
発明を第１図および第２図を参照して更に詳細に説明す
る。
よび転送バイト長が与えられると、その処理は同じよう
に進む。例えば、メモリへのデータ・バスのバス幅が８
バイトであると仮定すると、第１オペランド・アドレス
と第２オペランド・アドレスのオーバ・ラップ量が８バ
イトより小であれば、データのフエツチとストアはこの
オーバ・ラップ量で行なわれ、オーバ・ラップ量が８バ
イト以上であれば、データのフェツチとストアは８バイ
ト単位で行なわれる。つまり、エラーが発生する前の処
理とＩＪトライ時の処理は、上記のパターンが同じであ
る限り、同じである。そのため、エラーが発生した時、
それまで転送されたバイト長を示すカゥン夕の内容をリ
トラィ・カウン外こコピーし、リトラィ時にリトラィ・
カウンタの内容と実行中のカウンタが一致するまでダミ
ーで処理を実行し、一致した時点より正式に処理を進行
させればその結果は保証される。第１オペランド・アド
レスと第２オペランド・アドレスがオーバ・ラップして
いるときには、ダミーで実行しているときのデータは、
リトラィ前の処理と一致していないかも知れないが、実
行中のカウンタとりトライ・カウンタと一致した以後の
データは必ず正しい。そのため、第１オペランド。アド
レスと第２オペランド・アドレスとが重復しているかど
うかのチェックは必要なく、必ず実行できる。次に、本
発明を第１図および第２図を参照して更に詳細に説明す
る。
第２図において、１はカウンタ、２はリトラィ・カゥン
タ、３は比較器、４と５はフリツプ・フロツプ、６はＡ
ＮＤ回路である。カウンター２は初期値としてＭＯＶＥ
命令で指定されたレングスがセットされ、メモリにデー
タがストアされる度にストアされたバイト数が減算され
る。リトラィ・カウンタ２はカウンタ１の内容をコピー
するものであって、リトラィ可能なエラーが検出された
時点でカウンタ１の内容がリトラィ・カゥンタ２に移さ
れる。後述するように、リトラィ中はリトラィ・カウン
タ２の内容は凍結、すなわち不変とされる。ＶＡＬｍ信
号はリトラィ可能なエラーが検出された時点でオンとさ
れ、リトラィが行なわれて実行中カウンタ１がリトラィ
・カウンタ２と一致する時点でオフとされる。ＡＮＤ回
路６から出力されるストア・サプレス信号がオンの場合
には、メモリに対するストアは行なわれない。第１図に
示すように、メモリにフェッチされたデータがストアさ
れる度にカウンタ１の内容はストアされたバイト長だけ
減算される。
タ、３は比較器、４と５はフリツプ・フロツプ、６はＡ
ＮＤ回路である。カウンター２は初期値としてＭＯＶＥ
命令で指定されたレングスがセットされ、メモリにデー
タがストアされる度にストアされたバイト数が減算され
る。リトラィ・カウンタ２はカウンタ１の内容をコピー
するものであって、リトラィ可能なエラーが検出された
時点でカウンタ１の内容がリトラィ・カゥンタ２に移さ
れる。後述するように、リトラィ中はリトラィ・カウン
タ２の内容は凍結、すなわち不変とされる。ＶＡＬｍ信
号はリトラィ可能なエラーが検出された時点でオンとさ
れ、リトラィが行なわれて実行中カウンタ１がリトラィ
・カウンタ２と一致する時点でオフとされる。ＡＮＤ回
路６から出力されるストア・サプレス信号がオンの場合
には、メモリに対するストアは行なわれない。第１図に
示すように、メモリにフェッチされたデータがストアさ
れる度にカウンタ１の内容はストアされたバイト長だけ
減算される。
第１図の例では４回のストアが完了した時点でエラーが
検出されたものと仮定している。このエラーが検出され
ると、カウンタ１の内容がリトライ・カウンタ２によっ
てコピーされ、リトライ・カウンタ２が凍結される。こ
れと同時に、フリップ・フロッブ４，５が共にセットさ
れ、ＡＮＤ回路６からのストア・サプレス信号はオンと
される。エラーが検出されると、命令カウン夕（図示せ
ず）は−１され、同じＭＯＶＥ命令が再びフェッチされ
て実行される。ストア・データがストア・バッファ（図
示せず）に送られる度にカウンターの内容は更新される
が、ストアリゞツフア内のデータは、ストア・サプレス
信号がオンであるので、主メモリに送られず、現実には
デー外まストアされない。実行中カウンタ１の内容がリ
トラィ・カウンタ２の内容と一致すると、ストアｑサプ
レス信号はオフし、実際に主メモリにデータがストアさ
れる。上記のＩＪトライ・カウンタ２は、残りレングス
を示すものとして説明したが、転送されたレングスまた
はフローの性格を示す値でも良い。また、ストアが部分
的にどこまで完了しているかを示す性格のものでも良い
。また、リトラィ中にエラーが発生してもリトライを再
度やり直すことが出来る。以上の説明から明らかなよう
に、本発明によれば、僅わなハードウェアを付加するの
みで、ＳＳ型式の命令に対するリトラィの機会の従来方
式と比し大幅に増加させることが出釆る。
検出されたものと仮定している。このエラーが検出され
ると、カウンタ１の内容がリトライ・カウンタ２によっ
てコピーされ、リトライ・カウンタ２が凍結される。こ
れと同時に、フリップ・フロッブ４，５が共にセットさ
れ、ＡＮＤ回路６からのストア・サプレス信号はオンと
される。エラーが検出されると、命令カウン夕（図示せ
ず）は−１され、同じＭＯＶＥ命令が再びフェッチされ
て実行される。ストア・データがストア・バッファ（図
示せず）に送られる度にカウンターの内容は更新される
が、ストアリゞツフア内のデータは、ストア・サプレス
信号がオンであるので、主メモリに送られず、現実には
デー外まストアされない。実行中カウンタ１の内容がリ
トラィ・カウンタ２の内容と一致すると、ストアｑサプ
レス信号はオフし、実際に主メモリにデータがストアさ
れる。上記のＩＪトライ・カウンタ２は、残りレングス
を示すものとして説明したが、転送されたレングスまた
はフローの性格を示す値でも良い。また、ストアが部分
的にどこまで完了しているかを示す性格のものでも良い
。また、リトラィ中にエラーが発生してもリトライを再
度やり直すことが出来る。以上の説明から明らかなよう
に、本発明によれば、僅わなハードウェアを付加するの
みで、ＳＳ型式の命令に対するリトラィの機会の従来方
式と比し大幅に増加させることが出釆る。
第１図は本発明の１実施例を説明する図、第２図は本発
明のために新たに必要とするハードウェアを示す図であ
る。 １……力ウンタ、２……リトライ・力ワンタ、３・・…
・比較器、４と５・・・・・・フリッブ・フロツプ、６
・・…・ＡＮＤ回路。 ギ′蟹 オＺ隣
明のために新たに必要とするハードウェアを示す図であ
る。 １……力ウンタ、２……リトライ・力ワンタ、３・・…
・比較器、４と５・・・・・・フリッブ・フロツプ、６
・・…・ＡＮＤ回路。 ギ′蟹 オＺ隣
Claims (1)
- １ 処理を分割して実行する命令に対するリトライ制御
方式において、エラー検出時点における命令進行情況を
保存する過程と、同一命令を再度フエツチして保存され
た命令進行情況になるまで当該命令をダミーで実行する
過程と、保存された命令の進行情況と再度実行された命
令の進行情況とが一致した時点から命令を正式に実行す
る過程とを備えることを特徴とするリトライ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54097037A JPS6012656B2 (ja) | 1979-07-30 | 1979-07-30 | リトライ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54097037A JPS6012656B2 (ja) | 1979-07-30 | 1979-07-30 | リトライ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5621251A JPS5621251A (en) | 1981-02-27 |
| JPS6012656B2 true JPS6012656B2 (ja) | 1985-04-02 |
Family
ID=14181338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54097037A Expired JPS6012656B2 (ja) | 1979-07-30 | 1979-07-30 | リトライ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012656B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150045A (en) * | 1981-03-12 | 1982-09-16 | Hitachi Ltd | Control system of instruction retrial |
| US5133078A (en) * | 1989-08-11 | 1992-07-21 | International Business Machines Corporation | Serial frame processing system in which validation and transfer of a frame's data from input buffer to output buffer proceed concurrently |
-
1979
- 1979-07-30 JP JP54097037A patent/JPS6012656B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5621251A (en) | 1981-02-27 |
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