JPS6212531B2 - - Google Patents
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- Publication number
- JPS6212531B2 JPS6212531B2 JP23472882A JP23472882A JPS6212531B2 JP S6212531 B2 JPS6212531 B2 JP S6212531B2 JP 23472882 A JP23472882 A JP 23472882A JP 23472882 A JP23472882 A JP 23472882A JP S6212531 B2 JPS6212531 B2 JP S6212531B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- data
- buffer register
- ibf0
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 11
- 101100248170 Mus musculus Rfc1 gene Proteins 0.000 description 20
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は電子計算機の制御により主記憶から機
械語命令を取出し、一旦バツフアレジスタに格納
しておき、命令実行時該バツフアレジスタから所
要命令長分だけ取出しインストラクシヨンレジス
タにロードする命令制御方式に関するものであ
る。
械語命令を取出し、一旦バツフアレジスタに格納
しておき、命令実行時該バツフアレジスタから所
要命令長分だけ取出しインストラクシヨンレジス
タにロードする命令制御方式に関するものであ
る。
(2) 従来技術と問題点
一般に、電子計算機の制御により機械語命令の
実行を高速化するため、１命令毎に主記憶から命
令を取出しインストラクシヨンレジスタにロード
する方法は採らず、第１図に示すように、主記憶
１とインストラクシヨンレジスタ（以下Ｉ−レジ
スタと略称する）３の間にバツフアレジスタ２を
設け、バツフアレジスタ２から命令長分だけＩ−
レジスタ３に命令をロードしてから命令を開始す
るとともに、主記憶１に対して命令フエツチオペ
レーシヨンを出してバツフアレジスタ２に命令を
つめてゆくという方式が採られていた。
実行を高速化するため、１命令毎に主記憶から命
令を取出しインストラクシヨンレジスタにロード
する方法は採らず、第１図に示すように、主記憶
１とインストラクシヨンレジスタ（以下Ｉ−レジ
スタと略称する）３の間にバツフアレジスタ２を
設け、バツフアレジスタ２から命令長分だけＩ−
レジスタ３に命令をロードしてから命令を開始す
るとともに、主記憶１に対して命令フエツチオペ
レーシヨンを出してバツフアレジスタ２に命令を
つめてゆくという方式が採られていた。
しかしながら、この方式によると、バツフアレ
ジスタ２内にデータが存在しないと、命令実行動
作はストツプする。そして主記憶１に対して命令
フエツチオペレーシヨンを出して、バツフアレジ
スタ１内に命令長分だけのデータが揃つた後、改
めて命令実行ルーチンが再開されることになる。
このため命令の実行速度が低下するという問題点
があつた。
ジスタ２内にデータが存在しないと、命令実行動
作はストツプする。そして主記憶１に対して命令
フエツチオペレーシヨンを出して、バツフアレジ
スタ１内に命令長分だけのデータが揃つた後、改
めて命令実行ルーチンが再開されることになる。
このため命令の実行速度が低下するという問題点
があつた。
(3) 発明の目的
本発明の目的はバツフアレジスタ内に実行しよ
うとする命令の命令長分だけデータが存在しない
場合でも命令実行動作をストツプせず、処理速度
の向上を図るようにした命令制御方式を提供する
ことである。
うとする命令の命令長分だけデータが存在しない
場合でも命令実行動作をストツプせず、処理速度
の向上を図るようにした命令制御方式を提供する
ことである。
(4) 発明の構成
前記目的を達成するため、本発明の命令制御方
式は電子計算機の制御により主記憶から機械語命
令を取出し、一旦バツフアレジスタに格納してお
き、命令実行時該バツフアレジスタから所要命令
長分だけ取出しインストラクシヨンレジスタにロ
ードする命令制御方式において、命令実行時イン
ストラクシヨンレジスタで必要とする命令長分が
バツフアレジスタに不足していても命令の実行を
開始させ、該実行中に不足分の命令を必要に応じ
主記憶からバツフアレジスタにロードするように
制御することを特徴とするものである。
式は電子計算機の制御により主記憶から機械語命
令を取出し、一旦バツフアレジスタに格納してお
き、命令実行時該バツフアレジスタから所要命令
長分だけ取出しインストラクシヨンレジスタにロ
ードする命令制御方式において、命令実行時イン
ストラクシヨンレジスタで必要とする命令長分が
バツフアレジスタに不足していても命令の実行を
開始させ、該実行中に不足分の命令を必要に応じ
主記憶からバツフアレジスタにロードするように
制御することを特徴とするものである。
(5) 発明の実施例
第２図は本発明の実施例の構成説明図である。
同図において、バツフアレジスタ２には２バイト
長のレジスタ３個で計６バイトもつているものと
し、上位からそれぞれIBF０，IBF１，IBF２と
し、それぞれに有効な命令が入つているかどいう
かを示す１ビツトフラグIBV０，IBV１，IBV２
が設けられる。このフラグがオン(1)であれば対応
するレジスタに有効なデータが入つていることを
示し、オフ（０）であれば対応するレジスタには
無効なデータが入つていることを示す。
同図において、バツフアレジスタ２には２バイト
長のレジスタ３個で計６バイトもつているものと
し、上位からそれぞれIBF０，IBF１，IBF２と
し、それぞれに有効な命令が入つているかどいう
かを示す１ビツトフラグIBV０，IBV１，IBV２
が設けられる。このフラグがオン(1)であれば対応
するレジスタに有効なデータが入つていることを
示し、オフ（０）であれば対応するレジスタには
無効なデータが入つていることを示す。
主記憶１からバツフアレジスタ２へのデータの
転送は４バイト単位で行なわれるものとする。
転送は４バイト単位で行なわれるものとする。
Ｉ−レジスタ３は４バイト長レジスタであり、
バイト単位に４区分し、上位からI0，I1，I2，I3と
する。バツフアレジスタ２からＩ−レジスタ３へ
の命令ロードの対応はIBF０の２バイトはI0，I1
へ、IBF１の２バイトはI2，I3へロードされる。
命令長はバツフアレジスタIBF０の最上位２ビツ
トで表わされるものとし、命令長のタイプは２バ
イト、４バイト、６バイトの３種類とする。
バイト単位に４区分し、上位からI0，I1，I2，I3と
する。バツフアレジスタ２からＩ−レジスタ３へ
の命令ロードの対応はIBF０の２バイトはI0，I1
へ、IBF１の２バイトはI2，I3へロードされる。
命令長はバツフアレジスタIBF０の最上位２ビツ
トで表わされるものとし、命令長のタイプは２バ
イト、４バイト、６バイトの３種類とする。
バツフアレジスタ２の内容は常にIBF０の方向
へつめておかれる。すなわち、いまIBF０，IBF
１に有効な命令が入つており、IBF２が空である
とする。そしてIBF０の上位２ビツトはこの命令
が４バイト命令であることを示していると、命令
ロードオペレーシヨンでIBF０の内容がＩ−レジ
スタ３のI0，I1へ、IBF１の内容が同じくI2，I3へ
ロードされ、バツフアレジスタ２のIBF０〜IBF
２は一時的に全部空となる。そして、命令フエツ
チオペレーシヨンにより主記憶１から読込まれた
命令はIBF０とIBF１に入る。この場合IBF１と
IBF２に入ることはない。
へつめておかれる。すなわち、いまIBF０，IBF
１に有効な命令が入つており、IBF２が空である
とする。そしてIBF０の上位２ビツトはこの命令
が４バイト命令であることを示していると、命令
ロードオペレーシヨンでIBF０の内容がＩ−レジ
スタ３のI0，I1へ、IBF１の内容が同じくI2，I3へ
ロードされ、バツフアレジスタ２のIBF０〜IBF
２は一時的に全部空となる。そして、命令フエツ
チオペレーシヨンにより主記憶１から読込まれた
命令はIBF０とIBF１に入る。この場合IBF１と
IBF２に入ることはない。
一方、IBF０〜IBF２全部に有効な命令が入つ
ており、IBF０の上位２ビツトでこの命令が４バ
イト長命令であることを示していると、命令ロー
ドオペレーシヨンでIBF０の内容がＩ−レジスタ
３のI0，I1へ、IBF１の内容は同じくI2，I3へロー
ドされる。
ており、IBF０の上位２ビツトでこの命令が４バ
イト長命令であることを示していると、命令ロー
ドオペレーシヨンでIBF０の内容がＩ−レジスタ
３のI0，I1へ、IBF１の内容は同じくI2，I3へロー
ドされる。
同時にIBF２の内容はIBF０へシフトされ、命
令フエツチオペレーシヨンによる主記憶１からの
読込みデータはIBF１とIBF２に取込まれる。
令フエツチオペレーシヨンによる主記憶１からの
読込みデータはIBF１とIBF２に取込まれる。
以上説明したような基本的な機能を有するバツ
フアレジスタ２とＩ−レジスタ３を用いて、命令
長が２バイト、４バイト、６バイトの各場合のデ
ータの動きを以下に説明する。
フアレジスタ２とＩ−レジスタ３を用いて、命令
長が２バイト、４バイト、６バイトの各場合のデ
ータの動きを以下に説明する。
初期値として、バツフアレジスタ２内のレジス
タIBF０〜IBF２のすべてが空の場合、すなわち
それぞれに対応するフラグIBV０〜IBV２がすべ
て０とする。
タIBF０〜IBF２のすべてが空の場合、すなわち
それぞれに対応するフラグIBV０〜IBV２がすべ
て０とする。
主記憶１からは４バイト単位でデータが送られ
てくるので、次のマシンサイクルではレジスタ
IBF０とIBF１に４バイトデータが入る。すなわ
ち、IBV０＝１、IBV１＝１、IBV２＝０とな
る。
てくるので、次のマシンサイクルではレジスタ
IBF０とIBF１に４バイトデータが入る。すなわ
ち、IBV０＝１、IBV１＝１、IBV２＝０とな
る。
また、このサイクルではバツフアレジスタ２内
にデータが入つていなかつたので、バツフアレジ
スタ２からＩ−レジスタ３への命令のロードは行
なわれない。
にデータが入つていなかつたので、バツフアレジ
スタ２からＩ−レジスタ３への命令のロードは行
なわれない。
第３図ａ〜ｃはこのような初期設定の下に命令
長が４バイト、２バイト、６バイトの各場合につ
いてのデータの遷移の状態を示す。矢印に丸内数
字を付して示す手順はその手順により格納される
行先レジスタを示すものである。
長が４バイト、２バイト、６バイトの各場合につ
いてのデータの遷移の状態を示す。矢印に丸内数
字を付して示す手順はその手順により格納される
行先レジスタを示すものである。
同図ａは４バイト命令の場合を示す。初期設定
の次のマシンサイクルで、IBF０の２バイトがＩ
−レジスタ３のレジスタI0，I1にロードされ〔矢
印〕、IBF１の２バイトがＩ−レジスタ３のレ
ジスタI2，I3にロードされ〔矢印〕、それぞれ実
行、が開始される。同時に主記憶１からは
IBF０，IBF１に４バイトのデータが入る〔矢印
〕。その結果、フラグはIBV０＝１、IBV１＝
１、IBV２＝０となる。
の次のマシンサイクルで、IBF０の２バイトがＩ
−レジスタ３のレジスタI0，I1にロードされ〔矢
印〕、IBF１の２バイトがＩ−レジスタ３のレ
ジスタI2，I3にロードされ〔矢印〕、それぞれ実
行、が開始される。同時に主記憶１からは
IBF０，IBF１に４バイトのデータが入る〔矢印
〕。その結果、フラグはIBV０＝１、IBV１＝
１、IBV２＝０となる。
同図ｂは２バイト命令の場合を示す。初期設定
の次のマシンサイクルで、IBF０の２バイトがＩ
−レジスタ３のI0，I1にロードされ〔矢印〕、命
令の実行が開始される。そして、IBF１のデー
タはIBF０に移動する〔矢印〕。これと同時に
主記憶１からはIBF１，IBF２に４バイトのデー
タが入る〔矢印〕。その結果、IBV０＝１、IBV
１＝１、IBV２＝１となる。
の次のマシンサイクルで、IBF０の２バイトがＩ
−レジスタ３のI0，I1にロードされ〔矢印〕、命
令の実行が開始される。そして、IBF１のデー
タはIBF０に移動する〔矢印〕。これと同時に
主記憶１からはIBF１，IBF２に４バイトのデー
タが入る〔矢印〕。その結果、IBV０＝１、IBV
１＝１、IBV２＝１となる。
以下図示はされないが、動作が継続される場合
を例示すると、 このとき、IBF０の上位２ビツトが４バイト
命令長を示していると、次のマシンサイクルで
IBF０のデータはＩ−レジスタ３のI0，I1にロ
ードされ、IBF１のデータは同じくI2，I3に入
り命令の実行が関始される。そしてIBF２のデ
ータがIBF０へ移動する。
を例示すると、 このとき、IBF０の上位２ビツトが４バイト
命令長を示していると、次のマシンサイクルで
IBF０のデータはＩ−レジスタ３のI0，I1にロ
ードされ、IBF１のデータは同じくI2，I3に入
り命令の実行が関始される。そしてIBF２のデ
ータがIBF０へ移動する。
これと同時に主記憶１から４バイトデータが
IBF１，IBF２へ入る。その結果、IBV０＝
１、IBV１＝１、IBV２＝１となる。
IBF１，IBF２へ入る。その結果、IBV０＝
１、IBV１＝１、IBV２＝１となる。
また、このとき、IBF０の上位２ビツトが２
バイト命令長を示していると、次のマシンサイ
クルでIBF０の２バイトはＩ−レジスタ３の
I0，I1に入り、命令の実行が開始される。同時
にIBF１のデータはIBF０へ、IBF２のデータ
はIBF１へ入る。このとき、バツフアレジスタ
２内にはIBF２の２バイト分しか空がなく、主
記憶１からの４バイトデータの入る余地がない
ので、バツフアレジスタ２内に取込まれない。
その結果、IBV０＝１、IBV１＝１、IBV２＝
０となる。
バイト命令長を示していると、次のマシンサイ
クルでIBF０の２バイトはＩ−レジスタ３の
I0，I1に入り、命令の実行が開始される。同時
にIBF１のデータはIBF０へ、IBF２のデータ
はIBF１へ入る。このとき、バツフアレジスタ
２内にはIBF２の２バイト分しか空がなく、主
記憶１からの４バイトデータの入る余地がない
ので、バツフアレジスタ２内に取込まれない。
その結果、IBV０＝１、IBV１＝１、IBV２＝
０となる。
同図ｃは６バイト命令の場合を示す。まず、
IBF０の２バイトがＩ−レジスタ３のI0，I1に、
IBF１の２バイトが同じくI2，I3へロードされ
〔矢印，〕、実行、が開始される。このと
き、主記憶１から４バイトデータが同時にバツフ
アレジスタ２に取込まれ〔矢印〕、フラグは
IBV０＝１、IBV１＝１、IBV２＝０となる。
IBF０の２バイトがＩ−レジスタ３のI0，I1に、
IBF１の２バイトが同じくI2，I3へロードされ
〔矢印，〕、実行、が開始される。このと
き、主記憶１から４バイトデータが同時にバツフ
アレジスタ２に取込まれ〔矢印〕、フラグは
IBV０＝１、IBV１＝１、IBV２＝０となる。
そして、残りの２バイトは必要となつた時点で
IBF０の２バイトをＩ＝レジスタ３のI0，I1へロ
ードし〔矢印〕、実行を開始する。このと
き、IBF１のデータはIBF０へ移動し〔矢印〕、
主記憶１からの４バイトデータはIBF１，IBF２
へ入る。〔矢印〕。その結果、IBV０＝１、IBV
１＝１、IBV２＝１となる。
IBF０の２バイトをＩ＝レジスタ３のI0，I1へロ
ードし〔矢印〕、実行を開始する。このと
き、IBF１のデータはIBF０へ移動し〔矢印〕、
主記憶１からの４バイトデータはIBF１，IBF２
へ入る。〔矢印〕。その結果、IBV０＝１、IBV
１＝１、IBV２＝１となる。
上記データ例に示すように、IBF０の上位２ビ
ツトの命令長だけバツフアレジスタ２内に格納さ
れていなくても、まずＩ−レジスタ３へロードし
て命令の実行が開始され、その間に不足分のデー
タが主記憶１からフエツチされ、バツフアレジス
タ２につめ込まれ、必要に応じＩ−レジスタにロ
ードして実行する。
ツトの命令長だけバツフアレジスタ２内に格納さ
れていなくても、まずＩ−レジスタ３へロードし
て命令の実行が開始され、その間に不足分のデー
タが主記憶１からフエツチされ、バツフアレジス
タ２につめ込まれ、必要に応じＩ−レジスタにロ
ードして実行する。
従来のように、バツフアレジスタに命令長のデ
ータが揃うまでストツプする必要がないから効率
的で高速な命令実行が可能となる。
ータが揃うまでストツプする必要がないから効率
的で高速な命令実行が可能となる。
(6) 発明の効果
以上説明したように、本発明によれば、バツフ
アレジスタ内に実行命令長分のデータが存在しな
い場合でも、現にある命令で実行を開始し、かつ
その実行中に不足分の命令を主記憶からバツフア
レジスタにフエツチしておき、そのデータが必要
となつた時点でそれをバツフアレジスタからＩ−
レジスタにロードして実行する。これにより実行
停止の回数が減少し、バツフアレジスタを設ける
ことの効果を高めることができる。また、本方式
をとり入れることにより、有限長のバツフアレジ
スタで多バイト長命令の実行を高速化することが
できる。
アレジスタ内に実行命令長分のデータが存在しな
い場合でも、現にある命令で実行を開始し、かつ
その実行中に不足分の命令を主記憶からバツフア
レジスタにフエツチしておき、そのデータが必要
となつた時点でそれをバツフアレジスタからＩ−
レジスタにロードして実行する。これにより実行
停止の回数が減少し、バツフアレジスタを設ける
ことの効果を高めることができる。また、本方式
をとり入れることにより、有限長のバツフアレジ
スタで多バイト長命令の実行を高速化することが
できる。
第１図は従来例の説明図、第２図は本発明の実
施例の構成説明図、第３図ａ〜ｃは実施例の動作
説明図であり、図中１は主記憶、２はバツフアレ
ジスタ、３はインストラクシヨンレジスタ、IBF
０〜IBF２はバツフア内レジスタ、IBV０〜IBV
２はフラグを示す。
施例の構成説明図、第３図ａ〜ｃは実施例の動作
説明図であり、図中１は主記憶、２はバツフアレ
ジスタ、３はインストラクシヨンレジスタ、IBF
０〜IBF２はバツフア内レジスタ、IBV０〜IBV
２はフラグを示す。
Claims (1)
- １ 電子計算機の制御により主記憶から機械語命
令を取出し、一旦バツフアレジスタに格納してお
き、命令実行時該バツフアレジスタから所要命令
長分だけ取出しインストラクシヨンレジスタにロ
ードする命令制御方式において、命令実行時イン
ストラクシヨンレジスタに必要とする命令長分が
バツフアレジスタに不足していても命令の実行を
開始させ、該実行中に不足分の命令を必要に応じ
主記憶からバツフアレジスタにロードするように
制御することを特徴とする命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23472882A JPS59123053A (ja) | 1982-12-28 | 1982-12-28 | 命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23472882A JPS59123053A (ja) | 1982-12-28 | 1982-12-28 | 命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123053A JPS59123053A (ja) | 1984-07-16 |
| JPS6212531B2 true JPS6212531B2 (ja) | 1987-03-19 |
Family
ID=16975433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23472882A Granted JPS59123053A (ja) | 1982-12-28 | 1982-12-28 | 命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123053A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211743A (ja) * | 1985-03-17 | 1986-09-19 | Fujitsu Ltd | 情報処理装置 |
| JPS61211744A (ja) * | 1985-03-18 | 1986-09-19 | Nec Corp | 命令先取り制御装置 |
| JPS61224051A (ja) * | 1985-03-29 | 1986-10-04 | Fujitsu Ltd | バッファメモリ制御方法 |
| JPH0812601B2 (ja) * | 1985-12-20 | 1996-02-07 | 日本電気株式会社 | データ処理装置 |
| US5113515A (en) * | 1989-02-03 | 1992-05-12 | Digital Equipment Corporation | Virtual instruction cache system using length responsive decoded instruction shifting and merging with prefetch buffer outputs to fill instruction buffer |
-
1982
- 1982-12-28 JP JP23472882A patent/JPS59123053A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123053A (ja) | 1984-07-16 |
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