JPH0530950U - 情報処理装置 - Google Patents

情報処理装置

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JPH0530950U
JPH0530950U JP2204092U JP2204092U JPH0530950U JP H0530950 U JPH0530950 U JP H0530950U JP 2204092 U JP2204092 U JP 2204092U JP 2204092 U JP2204092 U JP 2204092U JP H0530950 U JPH0530950 U JP H0530950U
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JP
Japan
Prior art keywords
information processing
circuit
instruction
register
address
Prior art date
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Pending
Application number
JP2204092U
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English (en)
Inventor
正善 武居
良市 西町
一泰 野々村
康智 桜井
裕士 神阪
明利 上村
雄志 村田
敬人 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH0530950U publication Critical patent/JPH0530950U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【目的】 所要アドレスと一致すると命令を停止する手
段を外付けされた情報処理装置の命令停止を確実に実行
し、装置のサイクルタイムの向上を図ることを目的とす
る。 【構成】 命令アドレスと所要アドレスとの一致を検出
する一致検出回路(2-3)と、一致検出回路(2-3) の出力
と、一致状態を記憶する記憶回路(3) の出力との論理和
回路(3-1) の出力により情報処理装置(1) の命令を停止
させる。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、情報処理装置に関し、特に所要アドレスになると命令を停止する手 段を外付けされた情報処理装置に関するものである。
【０００２】 情報処理、通信の分野で広く情報処理装置が用いられている。情報処理装置は 、一般にコントロールストレージに格納しているマイクロプログラムによって運 用されている。この既設の情報処理装置に機能アップを行うとか、情報処理装置 の障害を調査するために、大規模集積回路（以後LSI と記す）を付設する。
【０００３】 この付設したLSI と、情報処理装置自身に格納され処理の運用を司っているLS I との間を転送される信号は、LSI 内部信号に比して転送速度が遅い。従って、 付設したLSI を正常に動作させるためには、サイクルタイムの低下を余儀なくさ れており、このサイクルタイム低下をなくして済む情報処理装置が要望されてい る。
【０００４】
【従来の技術】
障害調査のために、所要アドレスになるとマイクロプログラムを停止させる停 止手段を外付けした情報処理装置は、従来図３に示すように構成されている。即 ち情報処理装置システムはマイクロプログラムを格納したコントロール・ストレ ージ（CS）３と情報処理装置として動作するLSI-1 とで構成されている。
【０００５】 更にLSI-1 はマイクロプログラムを漸次実行するように制御するシーケンス制 御部1-1 と、実行するマイクロプログラム（以後マイクロ命令と記す）（MIA1） のアドレスを格納するレジスタ1-2 と実行の次アドレスを格納するレジスタ（MI R ）1-3 とで構成されている。シーケンス制御部1-1 はLSI-1 のマイクロ命令の 停止信号（HLTST ）と実行待ち信号（WAIT）と他部分を制御する他制御信号を出 力する。
【０００６】 セットイネーブル回路1-4 はレジスタ1-2 を制御する。例えば、HLTST,WAIT, 他の停止信号のいずれかがセットイネーブル回路1-4 に入力されると、レジスタ 1-2 のアドレスアップは停止される。
【０００７】 マイクロ命令を停止する命令停止手段として動作するLSI-2 は、停止を指示す るストップ指示アドレスを格納するレジスタ2-1 とLSI-1 によって指示され、マ イクロ命令のアドレス（MIA2）をセットするレジスタ2-2 とレジスタ2-1 と2-2 の内容の一致を検出する一致検出回路とレジスタ2-2 のセットイネーブル回路2- 4 とで構成されている。
【０００８】 例えば、シーケンス制御部1-1 からWAIT信号が出力されると、α遅延してセッ トイネーブル回路2-4 に送られ、レジスタ2-2 のマイクロ命令の更新（MIA2）を 停止する。
【０００９】 マイクロ命令が漸次実行されるが、メモリリクエスト等、何らかの原因でアク セスが待ち状態となった場合（例えば共有メモリバスのリクエスト競合のため） 、シーケンス制御部1-1 は、マイクロ命令の更新を停止するWAIT信号を出力する 。
【００１０】 上記状態は図４に示すようになる。即ち、マイクロ命令Ｄの実行時何らかの原 因で待ち状態が生じた時、シーケンス制御部1-1 はWAIT信号を出力する。この信 号は、LSI-1 内にて少し遅れて a点にてWAIT1 が有効となりMIA1の更新を b点か つ d点で抑える。
【００１１】 一方、MIA2を停止させるWAIT2 信号は、上記したαかつLSI-2 内ディレイの遅 れを生じて、 c点にてWAIT2 が有効となる。従って、MIA2は b点で更新され、d 点でＥ状態で更新抑止することになる。この状態で図３のアドレスストップ回路 の動作を示したのが図５である。
【００１２】 つまりアドレスＤでストップさせたい場合、WAIT2 が遅れMIA2において、Ｄが １マイクロ命令実行サイクルで完了してしまい、Ｅの状態で更新抑止になるので 、一致検出回路はストップ信号が１サイクルで消えてしまい実際にシステム全体 を停止させるべきHLTST 信号が有効にならないという不都合が生じる。
【００１３】 これに対処しようとすると、クロックを遅くし少なくとも図４で示す c点が含 まれるようなクロックにせねばならなくなり、処理装置の処理速度を遅くせねば ならない。
【００１４】
【考案が解決しようとする課題】
上記したように、従来の情報処理装置では、待ち状態の発生信号の遅れにより サイクルを遅くして一致検出信号が確実にシーケンス制御部で受信されるように せねばならず、サイクルアップが図れずシステムの性能向上が困難であった。
【００１５】 本考案はこのような点に鑑みて創作されたもので、簡易な構成で待ち状態によ ってサイクルに左右されることなく、サイクルアップ可能な情報処理装置を提供 することを目的としている。
【００１６】
【課題を解決するための手段】
上記目的は、図１に示す如く、 命令を逐次実行する情報処理装置(1) に外付けされた命令停止手段(2) におい て、 所要アドレスをセットする第１のレジスタ(2-1) と、該情報処理装置(1) で実 行される命令アドレスがセットされる第２のレジスタ(2-2) と、該第１のレジス タ(2-1) と第２のレジスタ(2-2) のアドレスの一致を検出する一致検出回路(2-3 ) と、該一致検出回路(2-3) の出力と該一致検出回路(2-3) の一致状態を記憶す る記憶回路(2) の出力とを入力とする論理和回路(3-1) とから構成され、 該論理和回路(3-1) 出力により前記情報処理装置(1) の命令を停止させること により達成される。
【００１７】
【作用】
マイクロ命令が所要アドレスになると、一致検出手段が出力信号を出力し、こ の出力信号を記憶回路が記憶しておき、当該アドレスのマイクロ命令の実行が終 了すると、マイクロ命令を停止し、直ちに情報処理装置の命令を停止するだけで なく、待ち状態に左右されないマイクロ命令の停止が可能となる。
【００１８】
【実施例】
以下、図面を参照して本考案の実施例を詳細に説明する。図１は本考案の一実 施例の回路図であり、従来と異なる部分は、一致検出回路2-3 に記憶手段として 動作するフリップフロップ回路（以下FF回路と記す）３とオワ回路3-1 とを設け た点と、レジスタ2-2 のMIA2の変更を禁止する信号のWAIT信号を用いない点であ る。
【００１９】 一致検出したことをFF回路３に記憶し、オワ回路3-1 に入力する。なお、FF回 路３の一致信号の取出しは、待ち（WAIT）信号が出力される場合に取出される。 本考案の特徴は、一致検出回路2-3 から直接、または一度FF回路３で受けたも のかの何れかの信号をシーケンス制御部1-3 に入力するようにしたことである。
【００２０】 動作を図２を参照しながら説明する。停止アドレスＤをレジスタ2-1 にセット し、マイクロ命令のアドレス即ち、レジスタ2-2 の内容がＤとなり、一致検出回 路2-3 がアドレスの一致を検出すると、FF回路３は一致検出を記憶する。
【００２１】 この記憶された一致検出状態は、WAIT信号が出力されている間の a点以降一致 していることをシーケンス制御部1-1 に伝える。シーケンス制御部1-1 はHLTST 信号を出力することとなる。
【００２２】
【考案の効果】 以上説明したように本考案によれば、極めて簡易な回路構成で、サイクルアッ プの障害が除去でき、装置性能を向上する上で極めて有効である。
【図面の簡単な説明】
【図１】 本考案の一実施例の回路図
【図２】 本考案のタイムチャート
【図３】 従来の情報処理装置の要部構成図
【図４】 従来装置のタイムチャート
【図５】 従来装置の待ち信号を無くした場合のタイム
チャート
【符号の説明】
１ 情報処理装置 1-1 シーケンス制御部 1-2 レジスタ 1-3 次アドレスレジスタ 1-4 セットイネーブル回路 ２ 命令停止手段 2-1 ストップ指示アドレスレジスタ 2-2 レジスタ 2-3 一致検出回路 2-4 セットイネーブル回路 ３ 記憶回路 3-1 オワ回路
───────────────────────────────────────────────────── フロントページの続き (72)考案者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)考案者 神阪 裕士 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)考案者 上村 明利 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)考案者 村田 雄志 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)考案者 野田 敬人 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 命令を逐次実行する情報処理装置(1) に
    外付けされた命令停止手段(2) において、 所要アドレスをセットする第１のレジスタ(2-1) と、該
    情報処理装置(1) で実行される命令アドレスがセットさ
    れる第２のレジスタ(2-2) と、該第１のレジスタ(2-1)
    と第２のレジスタ(2-2)のアドレスの一致を検出する一
    致検出回路(2-3) と、該一致検出回路(2-3) の出力と該
    一致検出回路(2-3) の一致状態を記憶する記憶回路(2)
    の出力とを入力とする論理和回路(3-1) とから構成さ
    れ、 該論理和回路(3-1) 出力により前記情報処理装置(1) の
    命令を停止させることを特徴とする情報処理装置。
JP2204092U 1992-04-09 1992-04-09 情報処理装置 Pending JPH0530950U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2204092U JPH0530950U (ja) 1992-04-09 1992-04-09 情報処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2204092U JPH0530950U (ja) 1992-04-09 1992-04-09 情報処理装置

Publications (1)

Publication Number Publication Date
JPH0530950U true JPH0530950U (ja) 1993-04-23

Family

ID=12071833

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2204092U Pending JPH0530950U (ja) 1992-04-09 1992-04-09 情報処理装置

Country Status (1)

Country Link
JP (1) JPH0530950U (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59133655A (ja) * 1983-01-20 1984-08-01 Toshiba Corp アドレス・ストツプ制御回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59133655A (ja) * 1983-01-20 1984-08-01 Toshiba Corp アドレス・ストツプ制御回路

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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19941108