JPH0391055A - ハードウエアロックのセット方法、ハードウエアロック制御装置、ハードウエアロックの検出方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機ハードウェアにおける特定データの
排他使用の制御方法、すなわちハードウェアロックのセ
ット方法とそのための制御装置に係り、特に高速処理に
好適なハードウェアロックのセット方法とそのための制
御装置に関する。

〔従来の技術〕

電子計算機ハードウェアにおける排他制御は、共有質源
の逐次使用を保証するために必要不可欠な機構である。

排他制御機構により、電子計算機システム内に存在する
複数の動作主体、すなわちソフトウェアにおけるプロセ
ス群やタスク群、またハードウェアにおける複数のプロ
セッサが共有する質源を、相互に矛盾なく使用すること
が可能となる。以降の排他制御機構は、ハードウェアに
関してのみの問題を論する。

ハードウェハにおける排他制御は１機械語の排他制御命
令は、すなわちＴＳ　（テスト・アンド・セット）、Ｃ
Ｓ（コンベア・アンド・スワップ）命令の発行により実
行する。これらの命令は、工命令の実行中に ■メモリ上のオペランドのフェッチ（読み出し）■所望
の値と比較 ■結果のストア（書き込み） の３動作を行う、動作のから■まで、フェッチしたメモ
リ上のオペランドの値は不変である必要があり、その間
オペランドに対して排他制御を行う。

排他制御なしに、２台のプロセッサが共有するメモリ領
域をアクセスした場合、矛盾が起こる例を示す、今、プ
ロセッサ０とプロセッサｌでカウンタを共有していたと
仮定する。双方のプロセッサは同時に動作と、イベント
毎に共有するカウンタの値を１増やすものとする。いず
れのプロセッサも、カウンタの値を更新するためには、
まず値を読み出さなければならない、プロセッサ０がカ
ウンタの値を読みだしてから、値を１増やしメモリに書
き込むまでの間に、プロセッサ１がカウンタの値を読み
出した場合、プロセッサ１はプロセッサＯと同じ値をメ
モリに書き込む結果となる。

すなわち、２台のプロセッサは同じ値を読みだし。

それに１を足した同じ値をメモリに書き込む。これは矛
盾であり、プロセッサ間で共有されるカウンタには誤っ
た値が残る。

以上の矛盾を防ぐため、前述の■〜（３）の動作中は、
同一オペランドに対する、他の動作主体のアクセスを禁
止しなければならない、このアクセス禁止を実現するた
めに、排他制御機構（ハードウェアロック制御装置）を
設ける。前述の２台のプロセッサが競合する電子計算機
ハードウェアでは。

各々のプロセッサに対してハードウェアロックの有効／
無効を示すビット（ロック有効ビット）と、ハードウェ
アロックが発行されているアドレスを保存するレジスタ
（口角クアドレスレジスタ）を用意する。まず、ハード
ウェアロックをセットする場合、ロック有効ビットを「
有効」（通常′ｌ′）にセットし、かつハードウェアロ
ックをセットしたいアドレスをロックアドレスレジスタ
に保存する０通常の処理を実行する場合、処理のアドレ
スとロックアドレスレジスタのアドレスとを比較し、か
つロック有効ビットによりハードウェアロックがセット
されているか否かを判定する。ハードウェアロックがセ
ットされており、かつアドレスがロックアドレスレジス
タのそれと同一であれば、その処理は前述の例のように
矛盾を起こす可能性があるので、処理をハードウェアロ
ックが解除されるまで延期しなければならない、ハード
ウェアロックがセットされていないか、またはアドレス
がロックアドレスレジスタのそれと異なる場合は、後続
の処理を続行する。このようにして、共有資源に対する
排他制御を実現する。

複数のプロセッサが主記憶を共有し、プロセッサは固有
のバッファ記憶装置を備え、このほかに複数のプロセッ
サで共有する共有バッファ記憶装置を備える電子計算機
ハードウェアでは、主記憶装置と比較して動作が高速で
ある共有バッファ記憶装置の内に、ハードウェアロック
制御装置を備える。ここでプロセッサ毎のハードウェア
ロックの有無を有する、ハードウェアロック検出装置に
おいて、また他のプロセッサのハードウェアロックと競
合するリクエストの処理を延期する機構とする。

〔発明が解決しようとする課題〕

従来のロック競合検出は、ロックアドレスレジスタの値
と処理のアドレスを比較し、かつロック有効ビットの値
を検知していた。アドレスの比較は、ゲート段数で４〜
５段を要し、高速処理に不利である。

本発明の目的は、より高速にセットロック処理を実行す
るハードウェアロックのセット方法と、それを用いたハ
ードウェアロック制御装置を提供することである。

本発明の他の目的は、より高速にロック比較処理をおこ
ない、後続処理を実行させる、ハードウェアロックの検
知方法と、それを用いたハードウェアロック制御装置を
提供することである。

〔課題を解決するための手段〕

上記目的達成のため１本発明のハードウェアロックのセ
ット方法では、既にロックがセットされているか否かを
先に有する、ハードウェアロック検出装置において、ロ
ックがセットされていなければアドレス比較処理をスキ
ップしてセット口ツタ処理を行う、既にロックがセット
されていた場合には、そこで改めてアドレス比較処理を
行い、アドレス競合があれば当該リクエストの実行を延
期する。

また、ハードウェアロックの制御装置では、ロック有効
ビットの値によりハードウェアロックの存否を先に判定
し、ハードウェアロックがセットされていなければアド
レス比較の結果を待たずにセットロック動作に移行する
。

〔作用〕

排他使用の処理が重なることは非常に希であるので、セ
ットロックリクエストの際に既にロックがセットされて
いたというｔｌＪｌ性能非常に低い。

よってほとんどの場合、ロックがセットされていないと
判定し、アドレス比較を行わずにセットロック処理を実
行するので、セットロック処理が高速化される。

また、ハードウェアロックの制御装置では、はとんどの
場合、アドレスを比較する手段をスキップするので、セ
ットロック動作が高速化される。

〔実施例〕

以下、本発明の実施例を、第１図以ドにより説明する。

第１図は１本発明のハードウェアロックのセット及び検
知方法のフローチャートである。本フロ−チャートの特
徴は、処理にあたってまずロック有効ビットを検索し、
ロックがセットされていなければ直接セットロック処理
または後続処理に移行する点である。

フローチャートは全８ステツプから成る。まず、ロック
有効ビットの検索を行い（ステップ１）、ハードウェア
ロックの存否を確認する（ステップ２）、ここで、ロッ
クがセットされていない（複数のプロセッサが存在する
場合には、それらのうちいずれのプロセッサもロックを
セットしていない）ことが判明したならば、直接セット
ロック処理や後続処理〈ステップ３〉へ移る。それ以外
の（複数のプロセッサが存在する場合には、それらのう
ちいずれかのプロセッサがロックをセットしている）場
合には、ロックアドレスレジスタに保存されているアド
レスと処理のアドレスとの比較を行う処理（ステップ４
）に移る。

ステップ４でロックアドレスとの比較を行った結果（ス
テップ５）、処理のアドレスとロックがセットされてい
るアドレスが同一であった場合、当該処理の実行を延期
する（ステップ６）。これは、セットされているロック
がリセットされるまで継続する。

ステップ４でロックアドレスとの比較を行った結果、処
理のアドレスとロックがセットされているアドレスが異
なる場合、ステップ３と同様にセットロック処理や後続
処理を実行するが、ハードウェアのパイプラインが本判
定の時点でオーバランしているハで、セットロック処理
の場合、ロックアドレスレジスタやロック有効ビットへ
のセットが不可能である。よって、当該要求をキューか
ら再び切り出しくステップ７）、セットロック処理や後
続処理を行う（ステップ８）。

本実施例では、はとんどの場合、ロック有効ビットがＯ
′であることを判定して、直接後続処理へ移行する処理
であるので、アドレス比較による遅延や再切り出しによ
るパイプラインの乱れが影響しないので、処理を高速化
できる。

本発明の第２の実施例として、本発明を実際に論理囲路
で実現した例を示す、第２図が当該実施例の図である。

ここでは、プロセッサからの要求を一旦蓄積しておき、
再切り出しの時に利用するためのキューが合計４個用意
しである。このキューはアドレス用（１）と、セットロ
ック要求であることを示す信号用（４）との２種類が各
々用意しである。キューからセレクタ（２，５）により
切り出された要求のアドレスとセットロック要求信号は
、レジスタ（３，６）に保存される。ここで、切り出さ
れた要求がセットロックであるか否かが判別できる。ま
た、プロセッサ毎のロック有効ビット（７）が１′かｔ
　Ｏｔかもこの時点で判別できる構造である。アンド回
路（８）の出力は、要求がセットロックであり、かつ現
在ロック有効ビットがＯ′である場合に１１′となる。

この場合、切り出された要求のアドレスがロックアドレ
スレジスタ（１０）にセットされる。また、ロック有効
ビット（９）に６１″がセットされる。

以上の動作により、ロック有効ビットが０′であり、要
求がセットロックであることにより、セットロック動作
が完了したことになる。要求がセットロックでないか、
またはすでにロック有効ビットが１′である場合には、
アンド回路の出力はＯとなり、ロックアドレスのセット
やロック有効ビットの設定は行われない、そして、ロッ
ク有効ビットが１１＃である場合には、要求のアドレス
とロックアドレスレジスタのアドレスが比較回路（１１
）によって比較される。この結果、アドレスが同一であ
ると判定されたならば、当該要求の処理を延期する処理
に移る。アドレス比較の結果、ロックをセットしである
アドレスと異なるアドレスをアクセスする要求であるこ
とが判明した場合、オーバラインのためキューから再切
り出し要求を行う（１２）。

〔発明の効果］ 本発明によれば、ロック有効ビットがＯ′である場合に
はアドレス比較を行わずに処理を続行するので、処理が
高速化される。

【図面の簡単な説明】

第１図は本発明におけるロック競合の検出の処理手順を
示すフローチャートである。 第２図は本発明をハードウェアで実現した時の概要論理
である。 め 口

Claims (1)

1. 【特許請求の範囲】 １、ハードウェアロックのセット方法であつて、（１）
   現在既にロックがセットされているか否かを判定し、（
   ２）既にセットされているロックと現在セットしようと
   するロックのアドレス競合の有無を判定し、（３）ロッ
   クがまだセットされていないか、またはロックの対象と
   するアドレスが異なる場合、セットロック処理を行う、
   ハードウェアロックのセット方法において、 処理（１）において現在ロックがセットされていないと
   判定したならば、処理（２）のロックアドレス比較処理
   の結果にかかわらず、セットロック処理を行うことを特
   徴とする、ハードウェアロックのセット方法。 ２、複数のプロセッサの各々に付随する固有バッファ記
   憶装置と、当該プロセッサ間で共有される主記憶装置の
   中間に位置し、当該固有バッファ記憶装置間で共有され
   る共有バッファ記憶装置内に存在するハードウェアロッ
   ク制御装置であつて、 ロック有効レジスタの信号とセットロックリクエスト信
   号を入力とし、既にロックがセットされている事を検知
   する第１の手段と、ロックアドレスを保持するロックア
   ドレスレジスタの信号と、セットロックリクエストのア
   ドレス信号を入力とし、ロックアドレスの競合を検知す
   る第２の手段と、第１、第２の手段の出力を入力とし、
   第１の手段によりロックがセットされておらず、または
   第２の手段によりアドレス競合が起きていない場合、ロ
   ック有効レジスタをオンにセットし、かつロックアドレ
   スレジスタにセットロックリクエストのアドレスをセッ
   トする手段とを有する、ハードウェアロック制御装置に
   おいて、 第１の手段の出力バよりロックがセットされていないこ
   とを検知し、第２の手段の出力に依存せず、ロック有効
   レジスタの値をセットし、かつセットロックリクエスト
   のアドレスをセットする第３の手段を有することを特徴
   とする、ハードウェアロック制御装置。 ３、ハードウェアロックの検出方法であつて、（１）現
   在既にロックがセットされているか否かを判定し、（２
   ）既にセットされているロックと現在処理しようとする
   要求のアドレス競合の有無を判定し、（３）処理（１）
   によりロックがセットされており、かつ処理（２）によ
   りロックの対象とするアドレスが同一である場合、要求
   された処理の実行を延期する、ハードウェアロックの検
   出方法において、 処理（１）の結果、現在ロックがセットされていないし
   判定したならば、ロックアドレス比較処理の結果にかか
   わらず、（３）の処理を行わないことを特徴とする、ハ
   ードウェアロックの検出方法。 ４、請求項２記載の共有バッファ記憶装置内に存在する
   ハードウェアロック検出装置であつて、（Ａ）ロック有
   効レジスタの信号とリクエスト信号を入力とし、既にロ
   ックがセットされている事を検出する手段と、（Ｂ）ロ
   ックアドレスを保持するロックアドレスレジスタの信号
   と、要求された処理のアドレス信号を入力とし、ロック
   アドレスの競合を検知する手段と、（Ｃ）（Ａ）と（Ｂ
   ）の出力を入力とし、（Ａ）によりロックがセットされ
   ており、かつ（Ｂ）によりアドレス競合が起きている場
   合、処理の実行を延期する手段とを有する、ハードウェ
   アロック検出装置において、 手段（Ａ）の出力によりロックがセットされていないこ
   とを検知し、手段（Ｂ）の出力に依存せず、手段（Ｃ）
   の結果を無効化する手段を有することを特徴とするハー
   ドウェアロック検出装置。