JPH02133842A - 中間バッファプリフェッチ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［４！　　要］ 主記憶制御装置中の中間バッファ記憶部に、主記憶装置
中の記憶データの一部を先取りして格納する中間バッフ
ァプリフェッチ制御方式に関し、 従来方式では、プリフェッチ動作中に、現時点での処理
に必要なデータのフェッチなるカレントフェッチが生じ
た場合にも、上記ブリフェッチ動作が完了するまで、該
カレントフェッチは実行されず処理効率が低下する問題
の解決を目的とし、 主記憶制御装置中に、ブリフェッチ動作中にカレントフ
ェッチが生じた場合には、該ブリフェッチ動作をキャン
セルする手段と、該ブリフェッチ動作のキャンセルの後
に、上記カレントフェッチを優先して実行させる手段と
を設けて構成する。

［産業上の利用分野コ 本発明は、中間バッファ記憶！Ｉｓ（以下、単にｒＧＢ
ｓＪともいう）を内部に有する主記憶制御装置（以下、
単にｒＭｃＵＪともいう）が主記憶装置（以下、単にｒ
ＭＳＵＪともいう）の記憶データを先取りして上記中間
バッファ記憶部（ＧＢＳ）へ格納するプリフェッチ制御
方式［従来の技術］ 近年の計算機システムにおいては、処理データの増大等
により、増々処理能力の向上が要求されている。しかし
ながら、データの記憶場所である主記憶装置においては
、データの読出しの為に必要な時間は中央処理装置（以
下、単に「ＣＰＵ」ともいう）の処理速度に比して遅く
、主記憶装置の性能向上の為に種々の方式が用いられて
いる。

その内の一つの有効な方式として、主記憶制御装置（Ｍ
ＣＵ）中に主記憶装置（ＭＳＵ）の記憶内容の一部の写
しを保持する高速動作が可能な中間バッファ記憶部（Ｃ
ＢＳ）を用いる方式がある。

この方式によれば、中央処理装置（ＣＰＵ）からの主記
憶装置（ＭＳＵ）へのデータの読み出しく以下、主記憶
装置又は中間バッファ記憶部に対してデータの読み出し
を行うことを単に「フェッチｊともいう）　の必要のあ
る場合には、まず、中間バッファ記憶部　（ＣＢＳ）に
該当するデータが存在・するかどうかを調べ、該当する
データがある場合は該中間バッファ言己憶Ｂ　（ＣＢＳ
）　　より必要なデータの読み出しを行ない、次に、該
当するデータの無い場合には主記憶装置（ＭＳＵ）より
データの読み出しを行なう。

中間バッファ記憶部（ＣＢＳ）よりデータの読み出しを
行なう場合は、主記憶袋ｆｆｉ（ＭＳＵ）からデータを
読み出す場合と比較して高速に実行されその分処理能力
が向上する。

以下、従来例の中間バッファ記憶Ｒ（ＣＢＳ）の制御動
作について説明する。

第３図は中間バッファ記憶部の動作説明のためのシステ
ム構成図を示している。

主記憶装置（ＭＳＵ）５１の記憶内容の一部は、中間バ
ッファ記憶部（ＣＢＳ）５３に写しとして記憶されてあ
り、複数の中央処理装置（ＣＰ　Ｕ）５６．５７中のい
ずれか、例えば中央処理装置（ＣＰＵ）５６が主記憶制
御装置（ＭＣＵ）５２にフェッチ要求を出す場合には、
まず該フェッチ要求はＧＢＳプライオリティ回路５４に
参加し、中間バッファ記憶部（ＣＢＳ）５３に対するア
クセスの優先順位の判定がなされ優先権を獲得後、中間
バッファ記憶部（ＣＢＳ）５３中に該当するデータがあ
るか否かが調べられ、該当するデータがある場合には、
該データの読み出しを行ない中央処理装置（ＣＰＵ）に
送出する。

次に、中間バッファ記憶部（ＣＢＳ）５３中に該当する
データがない場合には、前記中央処理装置（ＣＰＵ）５
６からの７エツチ要求はＭＳＵプライオリティ回路５５
で主記憶装置（ＭＳＵ）５１に対するアクセスの優先順
位の判定がなされて、優先権を獲得後に主記憶装置（Ｍ
ＳＵ）５１から必要なデータの読み出しを行なう。

主記憶装置（ＭＳＵ）５１からのデータの７！ツチは、
通常ブロック単位で行なわれ、ブロック中の必要なバイ
ト数のデータが中央処理装置（ＣＰＵ）５６に送られる
とともに、該ブロック単位のデータは中間バッファ記憶
部（ＣＢＳ）５３中に格納される。

該データ格納後、さらに、主記憶装置（ＭＳＵ）５１中
の次のブロックのデータも近い将来に使用されるｍ率が
高い為、予め先行して読み出しを行ない、中間バッファ
記憶部（ＣＢＳ）５３に格納するという謂ゆるプリフェ
ッチ動作がなされ、中央処理袋Ｒ（ＣＰＵ）　５６．５
７からの次のデータフェッチ要求に備え、中間バッファ
記憶部（ＣＢＳ）５３中でのヒツト率の向上を図ってい
る。

また、第４図はデータフェッチ動作について説明する図
を示しており、 主記憶制御装置（ＭＣＵ）５２中には、主記憶装置（Ｍ
ＳＵ）５１及び中間バッファ記憶部（ＧＢＳ）５３に対
するデータフェッチの為に共通に用いられるアドレスカ
ウントレジスタ６０を有しており、該アドレスカウント
レジスタ６０で指標されるアドレスに基づきデータの読
み出しか行なわれる。

例えば、本例のプリフェッチ動作では、主記憶装置（Ｍ
ＳＵ）５１に対するデータの読み出しは、６４バイトを
１ブロツクとしたブロック単位で行なわれ、さらに１回
に読み出されるデータ幅は８バイトであり、該アドレス
カウントレジスタ６０の値を８回更新して各々データの
フェッチを行ない、該読み出されたデータを中間バッフ
ァ記憶部（ＣＢＳ）５３中に格納してプリフェッチを完
了する。

［発明が解決しようとする課題］ 以上説明したように、中間バッファ記憶部（ＣＢＳ）に
は、主記憶装置（ＭＳＵ）からブリフェッチによりブロ
ック単位で予め先行して読み出されたデータが格納され
、次の中央処理装置（ＣＰＵ）からのアクセス要求に効
率的に対応し得るようなされている。

所で、このプリフェッチ動作中に、中央処理装置（ＣＰ
Ｕ）から主記憶装置（ＭＳＵ）に対して現在実行中の処
理に必要なデータのフェッチ要求（このようなデータの
フェッチを「カレントフェッチ」ともいう）が生じた場
合に、従来例ではブリフェッチに使用するアドレスカウ
ントレジスタと、カレントフェッチに使用するアドレス
カウントレジスタが同一のレジスタで行われているので
、先にブリフェッチがアドレスカウントレジスタを使用
していると、カレントフェッチは該アドレスカウントレ
ジスタを使用できないのでブリフェッチの終了まで待た
される。

さらに、ブリフェッチは通常優先権は一番低いのでカレ
ントフェッチのＭＳＵプライオリティ回路への参加が遅
れる。

本発明は上記間願点に鑑みなされたものであり、現在の
中央処理装置（ＣＰＵ）の処理に直接関係しないブリフ
ェッチにより、現在の中央処理装置　（ＣＰＵ）の処理
に直接関係するカレントフェッチが遅らされることをな
くす中間バッファプリフェッチ制御方式を提供すること
を目的とする。

［課Ｕを解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明は、主記憶装置と、少なくとも１つの
中央処理装置と、該中央処理装置から主起ｔα制御装置
に対するアクセス要求を制御する主記憶制御装置とを有
する計算機システムであって、該主記憶制御装置中には
主記憶制御装置中の記憶データの一部の写しを保持する
中間バッファ記憶部を設け、中央処理装置からの主記憶
装置へのデータフェッチ要求に対して、主記憶制御装置
では、最初に中間バッファ記憶部にアクセスして該当す
るデータの存在確認及び存在する場合は読み出しを行な
い、次に、該当するデータの無い場合には主記憶装置へ
アクセスしてブロック単位でデータの読み出しを行うと
ともに該ブロックデータを上記中間バッファ記憶部に格
納し、さらに、主記憶装置中の他の関連するブロックの
データについても予め先行して読み出しを行ない上記中
間バッファ記憶部に格納するブリフェッチ制御方式にお
いて、主記憶制御装置中には、上記ブリフェッチ動作中
に中央処理装置より他のデータフェッチ要求が生じた場
合に現在実行中のブリフェッチ動作をキャンセルする手
段と、該ブリフェッチ動作のキャンセルの後に、主記憶
のフェッチ要求を優先して処理させる手段とを設けた中
間バッファブリフェッチ制御方式である。

［作　用］ 主記憶制御装置（ＭＣ’Ｕ）中には高速動作が可能な中
間バッファ記憶部（ＣＢＳ）を有し、該中間バッファ記
憶ａ’ｌｓ　（ＧＢＳ）には主記憶装置　（ＭＣＵ）中
のアクセス頻度の高いと予測されるデータのブロックを
予め先取りして格納しておき、 中央処理装置（ＣＰＵ）からのデータフェッチ要求に対
しては、最初に、中間バッファ記憶部（ＣＢＳ）に該当
するデータがあるか否かを参照し、該当するデータがあ
る場合には読み出しを行ない処理効率の向上を図り、 次に該当するデータの無い場合には、主記憶装置（ＭＳ
Ｕ）からブロック単位でデータの読み出しを行ない、該
主記憶装置（ＭＳＵ）から読み出されたデータの必要な
バイト数のデータを中央処理装置（ＣＰＵ）に送出する
と共に、該ブロック単位のデータを中間バッファ記憶部
（ＣＢＳ）に格納し、 さらに、上記主記憶装置（ＭＳＵ）から読み出されたブ
ロック単位のデータの、例えば次のブロックのデータに
ついても、近い将来に中央処理装置（ＣＰＵ）からアク
セスされる確率が高い為、予め先取りして中間バッファ
記憶部（ＣＢＳ）中に格納する謂ゆるプリフエ”ｔ子制
御方式において、 上記ブリフェッチ動作は、近い将来に中央処理装置（Ｃ
ＰＵ）で使用されるであろうと予測されるデータを予め
中間バッファ記憶部（ＧＢＳ）中に保持しておくもので
あり、その動作の緊急性は少ない為、現在中央処理装置
（ＣＰＵ）が実行中の処理に関連する主記憶装置（ＭＳ
Ｕ）からのデータフェッチ、すなわちカレントフェッチ
が必要となった場合には、上記ブリフェッチ動作を無効
化し、該カレントフェッチを優先して実行させ、ブリフ
ェッチによる処理効率の低下を生じないようにする。

［実施例］ ＩＥＩ図は本発明が適用される計算機システムのブロッ
ク構成図を示しており、中央処理装置が２個の場合の例
である。

同図において、１は主記憶装置（ＭＳＵ）、２は主記憶
制御装置（ＭＣＵ）　、３は中間バッファ記憶部（ＧＢ
Ｓ）　、４はＧＢＳプライオリティ回路、５はＭＳＵプ
ライオリティ回路、６．７は中央処理装置（ＣＰＵ）　
、８．９はデータセレタゲート、ａｌは中央処理装置（
ＣＰＵ）６からのデータフェッチ要求信号、ａ２は中央
処理装置（ＣＰＵ）７からのデータフェッチ要求信号、
ｂｌはＣＰＵ６へのデータ信号、ｂ２はＣＰＵ７へのデ
ータ信号、ｃｌはＭＳＵからのデータ信号、Ｃ２はＣＢ
Ｓからのデータ信号、ｄｌはＭＳＵへのデータフェッチ
要求信号を表わしている。

本図のシステム構成は、第３図に示したシステム構成図
と本発明に関係する部分を除いては基本的に同じである
。

すなわち、主記憶装置（ＭＳＵ）１の記憶内容の一部の
データは中間バッファ記憶部（ＣＢＳ）３に保持されて
おり、中央処理装置（ＣＰＵ）６又は７からのデータフ
ェッチ要求ａ１又はａ２は、最初にＣＢＳプライオリテ
ィ回路４に参加し、優先順位の判定がなされ、優先権獲
得後に該中間バッファ記憶部（ＣＢＳ）３中に該当する
データがあるか否かの確認を行う。

該当するデータのある場合は中間バッファ記憶部（ＣＢ
Ｓ）３からデータの読み出しを行ない、該データは儒号
線ｃ２、データセレタゲート８又は９、信号線ｂ１又は
ｂ２を介して中央処理装置（ＣＰＵ）６又は７に送出さ
れる。

次に該当するデータのない場合は、ＭＳＵプライオリテ
ィ回路５に参加し、優先順位の判定がなされ、優先権の
獲得後にデータフェッチ信号ｄ１により主記憶装置（Ｍ
ＳＵ）１からデータの読み出しを行なう。

主記憶装置（ＭＳＵ＞１からのデータの読み出しはブロ
ック単位で行なわれ、該データは信号線ｃ１、データセ
レクタゲート８又は９、信号線ｂ１又はｂ２を介して中
央処理装置（ＣＰＵ）６又は７へ必要なバイト数分送出
されると共に、中間記憶バッファ記憶部（ＣＢＳ）３中
に格納される。

さらに、該データ格納後、主記憶装置（ＭＳＵ）ｌ中の
次のブロックのデータも先行して読み出しを行い中間バ
ッファ記憶部（ＣＢＳ）３中に格納する。

第２図は本発明の中間バッファブリフェッチ制御方式の
一実施例を示す図であり、１１．１２はメモリアクセス
ポート、１３はアドレスカウントレジスタ、１３ａ・・
・・・・アドレスカウントレジスタ中の有効ビット（Ｖ
）　、１４はキャンセルフラグ、１５はブリフェッチフ
ラグ、ｅは中央処理装置（ＣＰＵ）からのデータフェッ
チ要求信号を表わしている。

例えば、中央処理装置（ＣＰＵ）６からデータのフェッ
チ要求ｅが来ると、該中央処理装置（ＣＰＵ）６に対応
するメモリアクセスポート１．２に該フェッチ要求がセ
ット（保持）される。本例ではメモリアクセスポートは
２個の例を示しており、中央処理装置（ＣＰＵ）６から
のアクセスは、同時に２個まで保持することが可能であ
る。

該メモリアクセスポート１又は２にセットされたフェッ
チ要求は、前述の如く、まずＧＢＳプライオリティ回路
４に参加し、優先権を獲得した後に中間バッファ記憶部
（ＣＢＳ）３に該当するデータがあるか否かの確認を行
なう。

次に、該当するデータが無い場合には、上記ブリフェッ
チ要求が指標するアドレスをアドレスカウントレジスタ
１３にセットし、ＭＳＵプライオリティ回路５で優先権
を獲得した後に、主記憶装置（ＭＳＵ）１からブロック
単位でデータの読み出しを行なう。

例えば、本例の場合では、主記憶装置（ＭＳＵ）１に対
するデータの読出しのブロック単位は６４バイトであり
、さらに１回に読み出されるデータ幅は８バイトである
とすると、該アドレスカウントレジスタ１３の内容を８
回更新してブロック単位のデータの読み出しを完了する
。

該読み出されたデータは中央処理装置（ＣＰＵ）６に必
要なバイト数分送出されると共に、中間バッファ記憶１
ｍ　（ＣＢＳ）３にブロック単位で格納される。

さらに、プリフェッチの為に、アドレスカウントレジス
タ１３をカウントアツプして、まず、ＧＢＳプライオリ
ティ回路４に参加する。この時ブリフェッチフラグ１５
を１オン”状態とし、優先権を獲得し、中間バッファ記
憶部（ＣＢＳ）３にブリフェッチしようとするデータが
既に存在するか否かのｍ認を行ない、次に、プリフェッ
チしようとするデータが該中間バッファ記憶部（ＣＢＳ
）３に存在しない場合には、ＭＳＵプライオリティ回路
５に参加し、優先権を獲得した後に主記憶装置（ＭＳＵ
）１よりデータの読み出しを行なうと共に中間バッファ
記憶部（ＣＢＳ）３に該データを格納する。

上記ブリフェッチ動作中に、次のデータフェッチ要求が
生じた場合には、該フェッチ要求は対応するメモリアク
セスポート１又は２にセットされ、中間バッファ記憶部
（ＣＢＳ）３中に該当するデータがあるか否かが確認さ
れる。

該当するデータがなく、またブリフェッチフラグ１５が
“オン”状態であったならばアドレスカウントレジスタ
１３は現在ブリフェッチ動作の為に使用中であるので、 該ブリフェッチ動作をキャンセルするために、まず、キ
ャンセルフラグ１４を“オン”状態にし、またアドレス
カウンタ１３中の有効ビット（Ｖ）１３ｍを１０′″　
（無効の意）としてアドレスカウントレジスタ１３の内
容を無効にする。

次に、該次の７エツチ要求の指標するアドレスをアドレ
スカウントレジスタ１３にセットし、さらにプリフェッ
チフラグ１５を１オフ”状態とし、ＭＳＵプライオリテ
ィ回路５に参加し優先権を獲得して主記憶装置（ＭＳＵ
）１よりブロック単位でデータの読み出しを行ない必要
なデータを中央処理装置（ＣＰＵ）６に送出すると共に
、中間バッファ記憶部（ＣＢＳ）３に該ブロック単位の
データの格納を行なう。

以上の実施例の説明では、中央処理装置（ＣＰＵ）の個
数が２個の場合及び、メモリアクセスポートもまた２個
の場合を取り上げているが、勿論これに限定されるもの
ではない。

［発明の効果］ 従来例の方式では、中間バッファ記憶部へのブリフェッ
チ動作が完了するまで、カレントフェッチは、受は付け
られず処理に遅れが生じていたが、本発明のブリフェッ
チ制御方式においては、緊急性の低い中間バッファ記憶
部へのブリフェッチ動作をキャンセルし、緊急度の高い
カレントフェッチを優先して行なうので処理効率の向上
が図れる。

【図面の簡単な説明】

第１図は本発明が適用される計算機システムのブロック
構成図、第２図は本発明の中間バッファプリフェッチ制
御方式の一実施例を示す図、第３図は中間バッファ記憶
部の動作説明のためのシステム構成図、第４図はデータ
フェッチ動作について説明する図である。 １・・・・・・主記憶装置（ＭＳＵ）　、２・・・・・
・主記憶制御装置（ＭＣＩ）　、３・・・・・・中間バ
ッファ記憶部（ＣＢＳ）　、４・・・・・・ＣＢＳプラ
イオリティ回路５・・・・・・ＭＳＵプライオリティ回
路、６．７・・・・・・中央処理装置（ＣＰＵ）　、８
．９・・・・・・データセレクタゲー）、１１１１２・
・・・・・メモリアクセスポート、１３・・・・・・ア
ドレスカウントレジスタ、１３ａ・・・・・・アドレス
カウントレジスタ中の有効ビット（Ｖ）　、１４・・・
・・・キャンセルフラグ、１５・・・・・・プリフェッ
チフラグ

Claims (1)

1. 【特許請求の範囲】 主記憶装置と、少くとも１つの中央処理装置と、該中央
   処理装置から主記憶制御装置に対するアクセス要求を制
   御する主記憶制御装置とを有する計算機システムであっ
   て、 該主記憶制御装置中には主記憶制御装置中の記憶データ
   の一部の写しを保持する中間バッファ記憶部を設け、 中央処理装置からの主記憶装置へのデータフェッチ要求
   に対して、 主記憶制御装置では、最初に、中間バッファ記憶部にア
   クセスして該当するデータの存在確認及び存在する場合
   には読み出しを行ない、次に、該当するデータの無い場
   合には主記憶装置へアクセスしてブロック単位でデータ
   の読み出しを行うとともに該ブロックデータを上記中間
   バッファ記憶部に格納し、 さらに、主記憶装置中の他の関連するブロックのデータ
   についても予め先行して読み出しを行ない上記中間バッ
   ファ記憶部に格納するプリフェッチ制御方式において、 主記憶制御装置中には、上記プリフェッチ動作中に中央
   処理装置より他のデータフェッチ要求が生じた場合に現
   在実行中のプリフェッチ動作をキャンセルする手段と、 該プリフェッチ動作のキャンセルの後に、上記他のフェ
   ッチ要求を優先して処理させる手段とを設けたことを特
   徴とする中間バッファプリフェッチ制御方式。