JP2694076B2

JP2694076B2 - 記憶部制御装置

Info

Publication number: JP2694076B2
Application number: JP3307936A
Authority: JP
Inventors: 洋村野; 幸石田; 秀彦西田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-11-22
Filing date: 1991-11-22
Publication date: 1997-12-24
Anticipated expiration: 2012-12-24
Also published as: JPH05143464A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のアクセス発生装置
と、１以上の主記憶装置と該アクセス発生装置からの
主記憶装置へのアクセスを制御する記憶部制御装置から
なる計算機システムにおけるキー記憶部（キーメモリと
ＲＣメモリ）のＲＣメモリの参照（Ｒ）ビット、変更
（Ｃ）ビットの更新あるいは読み出しのアクセス制御に
関する。

【０００２】

【従来の技術】情報処理能力要求が年々高まるにつれ
て、ＣＰＵを複数にするマルチプロセッサシステムを実
現する必要があるが、複数のＣＰＵで共通に使用する記
憶部に対するアクセスの競合による処理能力の低下が問
題となってきている。これを解消する為には同一タイミ
ングで複数の主記憶装置への複数のアクセスを可能とす
る複数の優先順位回路、アクセス制御回路を持つ方法が
考えられる。

【０００３】

【発明が解決しようとする課題】この方法で考えられる
問題の一つにキー記憶部に対するアクセスがある。キー
記憶部は記憶保護情報を格納するキーメモリとファイル
上のデータをメモリ上に持ってくる時のリプレース条件
として、また、メモリ上の置き換えられるデータをファ
イルへ戻す必要があるかどうかの判断条件に使用する主
記憶の参照と更新についての情報であるＲビット、Ｃビ
ットの格納の為のＲＣメモリによって構成される。（こ
のファイル、メモリ間のデータのやりとりをページング
という）その為、ＲＣメモリのＲビット、Ｃビットはア
クセス発生装置からの主記憶アクセスを処理する際に常
に更新しなければならない。。

【０００４】ＲＣメモリについてさらに詳しく説明する
と、このＲＣメモリは主記憶装置に加えて補助記憶装置
を使用し、仮想記憶方式を実現するためのページング方
式において使用される。

【０００５】すなわち、このページング方式では、プロ
グラムとデータ及び主記憶装置の両方を一定の大きさに
区切り、前者の区切った単位をページといい、後者の区
切った単位をページ枠（ページフレーム）という。

【０００６】一般にページ及びページ枠は１から４キロ
バイトの固定長である。そして、プログラムの実行時
に、まず必要なページが補助記憶装置から主記憶装置の
ページ枠にロードされ（ページイン）、実行される。

【０００７】次いで、次ぎに必要となったプログラムや
データのページがロードされ実行される。プログラムは
仮想アドレスを用いて記述されており、仮想アドレスは
命令実行時にページテーブルを用いて実アドレスに変換
され、実アドレスはプレフィックス変換等の手段を用い
て絶対アドレスに変換され、その後、主記憶装置上のア
ドレスである物理アドレスに変換される。

【０００８】ページテーブルにはページが主記憶に存在
しているか、あるいは、補助記憶装置上にページアウト
されているかを示すページフォールトビットやページ枠
番号などが含まれる。ページフォールトビットが０のと
きページが主記憶上に存在し、１の時主記憶上に存在し
ないものとする。

【０００９】そして、ページフォールトビットが１であ
って、実行すべきページが主記憶装置のページ枠上にな
いとき、すなわち、ページ不在となると、割り込みが生
じ、制御プログラムが必要なページを補助記憶装置上か
ら主記憶装置の空きページ枠に転送し、併せてページテ
ーブルを書き換える。

【００１０】もし、空きページ枠がないときには、主記
憶装置上のどれかのページを補助記憶装置に書き出し
（これをページアウトという）、その後、補助記憶装置
からページ読み込み（これをページインという）を行
う。

【００１１】このとき、どのページをページアウトする
かを決定するためのアルゴリズムがページリプレースア
ルゴリズムである。このアルゴリズムが不適切であると
主記憶−補助記憶間での転送が頻繁となって効率が悪く
なるスラッシング現象が生ずる。

【００１２】ページリプレースアルゴリズムとしてはＦ
ＩＦＯ（ファーストイン・ファーストアウト：一番最初
に主記憶装置に入ったページすなわち一番古いページを
ページアウトする方式）とＬＲＵ（リースト・リーセン
トリー・ユーズド：最後に参照された時点から経過時間
の最長のページをページアウトする方式）とがある。

【００１３】以上のようなページリプレースアルゴリズ
ムを実行する場合には、各ページ枠毎に設けられた参照
ビット（Ｒビット：リファレンスビット）と変更ビット
（Ｃビット：チェンジビット）を参照する。参照ビット
はそこのページ枠上のページを参照したかどうかを示す
ビット。あるページ枠のページにアクセスした場合、そ
のページ枠に対応する参照ビットを１にする。変更ビッ
トはそのページ枠上のページを書換えたかどうかを示
す。

【００１４】ここでＬＲＵを実現する場合、一例として
主記憶のページテーブルにページ枠対応にカウンタを設
けておく。そして、リセットリファレンスビット（ＲＲ
Ｂ）という命令が全ての主記憶に定期的に出され、ＲＲ
Ｂ命令によりＲビットのデータを読み込んで来て、その
データの値が１だった場合ＯＳの制御テーブル不要なの
値を＋１するとともに、Ｒビットを０に書き換える。そ
の後、再度主記憶アクセスがあって、特定のページ枠内
の内容が更新されると、ＲＣビットが１に書換えられ
る。

【００１５】そして、再度ＲＲＢ命令によりＲビットの
データが読まれてテーブルの値を＋１し、Ｒビットを０
にする。もし、新しいプログラムをたち上げる場合、主
記憶にプログラムを読んでこなければならないが、その
時に主記憶のどのページ枠を追い出すかというのは、先
ほどのテーブルのカウンタ値の最も小さいところを追い
出す（ページアウト）。このためにＲビットがある。

【００１６】ページアウトされるページの内容が実行中
に変更されていないならば、補助記憶装置に同じ内容が
格納されているので、ページアウトの必要はない。その
判定はＣビットにより行い、ページの内容が変更されて
いる場合はＣビットを１にする。従ってＣビットが０で
あればページアウトは省略できる。

【００１７】このようなＲＣビットは通常主記憶装置上
のページ枠毎にキー記憶部として設けるが、各命令実行
毎に主記憶装置のキー記憶部を参照するのでは処理速度
が低下する。そこで、ＲＣビット専用のレジスタ（ＲＣ
メモリ）を主記憶装置毎に設けて処理する方式がとられ
ている。

【００１８】しかし、主記憶装置を２つにわけた場合、
ＲＣメモリを２つ設けると２倍の容量を必要とする。な
ぜなら、１つのページ枠が複数の主記憶に跨っている場
合、その全ての主記憶毎に同じページ枠についてのＲＣ
情報を持ち、読み出し時にそれら全ての情報の論理和を
とらなければならないためである。そこで、ＲＣメモリ
を１つにすると、第１の主記憶装置に対するアクセス要
求と、第２の主記憶装置へのアクセス要求とが同時に１
つのＲＣメモリに来た場合、これをキュー（待ち行列）
で受け、アクセス要求を１つづつキューから送り出して
処理していかなければならない。

【００１９】本発明の第１の目的は物量を増やさずにＲ
Ｃメモリの更新を可能とする方法を提供するものであ
る。前記同一タイミングで複数の主記憶アクセスを可能
とするキー記憶部に対するアクセス制御の最も簡単な方
法は同一タイミングで処理可能なアクセス数分のＲＣメ
モリを持つことである。この方法での問題点は、多大な
物量が必要であるということである。

【００２０】つまり、１個のアクセスに対してＲＣメモ
リ用として８個のＲＡＭＬＳＩが必要であるならば、同
時に２個のアクセスを処理できる装置では１６個のＲＡ
ＭＬＳＩが必要となる。本発明は小量の回路を追加する
ことでＲＡＭ数を増やすことなく複数のアクセスの同時
処理を可能とすることを目的とする。

【００２１】また、本発明の第２の目的として、キーア
クセスが記憶部制御装置内の優先順位回路で選ばれてか
ら一定時間で処理を完了するように制御し、アクセス発
生装置への処理完了通知や読み出したキーデータ（Ｒ，
Ｃビット等）の送出制御を容易にし、かつ、アクセス発
生装置からみたキーアクセス（ＳＳＫ、ＩＳＫ、ＲＲＢ
等によるキー記憶部へのアクセス）のアクセス時間を最
短とし、性能向上を図ることである。（主記憶アクセス
に伴うＲ，Ｃビットの更新は後続のキーアクセスに順序
性のつじつまさえ合わせておけば、いつＲＣメモリを更
新してもよいのでキーアクセスを優先させることで性能
向上につながる）。

【００２２】このためには該キーアクセスがキーに格納
されＦＩＦＯなどのアルゴリズムにより処理を待たされ
ていては実現不可能であり、前記アルゴリズムを実現す
るキューをバイパスして優先処理する必要がある（但
し、キーアクセスは優先順位回路において同一タイミン
グに複数のキーアクセスは選ばれない）。

【００２３】また、複数のアクセスを同時にキューに格
納し、一方一つづつ取り出しして処理していくため、キ
ューが満杯状態になりアクセスのキューへの入力が行え
ない状態つまり優先順位回路でアクセスの選択、送出を
禁止させる必要があり、性能低下の原因となる。

【００２４】本発明の第３の目的は、キューが満杯状態
となることをできるだけ少なくし、性能低下を防止する
ことにある。

【００２５】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、プログラムやデータを格納した補助記
憶装置と、この補助記憶装置に格納されたプログラムや
データがページングされる複数の主記憶領域と、複数の
主記憶領域にそれぞれ対応づけられた、対応する主記憶
領域の記憶保護情報を格納するための複数のキーメモリ
と、複数の主記憶領域内の各ページに関する、Ｒビット
とＣビットを含むＲＣビット情報を格納するためのＲＣ
メモリと、複数のアクセス発生装置とに接続される記憶
部制御装置として、以下の構成を有するものを採用す
る。

【００２６】(1)ＲＣメモリが実行すべき処理内容が定
められた情報である、複数個のＲＣビット更新要求を記
憶するためのキュー。 (2)このキュー内に記憶されたＲＣビット更新要求を順
次ＲＣメモリに供給する供給手段。 (3)複数のアクセス発生装置からのアクセス要求を受け
付ける手段であって、同時に複数のアクセス要求が発行
された場合には、発行されたアクセス要求の中から、所
定規則に従って所定数のアクセス要求を選択して、受け
付ける受付手段。 (4)受付手段によって受け付けられたアクセス要求の種
類を判定する判定手段。

【００２７】(5)この判定手段によってアクセス要求が
主記憶領域に対するアクセス要求であると判定されたと
きに、そのアクセス要求の内容に応じたＲＣビット更新
要求をキューに登録する登録手段。 (6)判定手段によってアクセス要求が主記憶領域へのア
クセスを伴わない、ＲＣビット情報の読み出しを必要と
するアクセス要求であると判定されたときに、アクセス
要求と同じアドレスに関するＲＣビット更新要求がキュ
ー内に記憶されているか否かを判定する第２判定手段。 (7)この第２判定手段によってアクセス要求と同じアド
レスに関するＲＣビット更新要求が記憶されていないと
判定されたときに、そのアクセス要求で要求されている
ＲＣビット情報をＲＣメモリから読み出して、読み出し
たＲＣビット情報を、アクセス要求を出したアクセス発
生装置に通知する第１応答手段。 (8)第２判定手段によってアクセス要求と同じアドレス
に関するＲＣビット更新要求が記憶されていると判定さ
れたときに、そのアクセス要求で要求されているＲＣビ
ット情報をＲＣメモリから読み出すとともに、キュー内
のそのＲＣビット更新要求を読み出し、読み出したＲＣ
ビット情報と読み出したＲＣビット更新要求に含まれる
ＲＣビット情報との論理和をアクセス要求を出したアク
セス発生装置に通知する第２応答手段。

【００２８】

【作用】図１の原理図に従って、本発明の作用を説明す
るが、より具体的には図６の回路図等を参照するのが本
発明を理解するのによい。

【００２９】本発明では、複数の主記憶領域３４に対し
てそれぞれＲＣメモリ１６を設ける必要はなくＲＣメモ
リ１６を主記憶領域３４の数より少なくでき、前記第１
の目的を達成できる。

【００３０】ところで、主記憶が複数あるにも拘らず、
ＲＣメモリ１６を１つにすると、アクセス要求が同時に
１つのＲＣメモリ１６に来た場合、これをキュー（ＲＣ
Ｑ）（待ち行列）で受け、アクセス要求を１つづつキュ
ー（ＲＣＱ）から送り出して処理していかなければなら
ない。

【００３１】しかし、そのような処理だと時間がかか
る。そこで、本発明では、アクセス要求の種類に応じて
処理を代えることとした。すなわち、判定手段４５によ
る判定の結果、複数の優先順位回路５，６で選ばれた複
数のアクセスが主記憶領域３４へのアクセスであれば、
そのアクセスに伴うＲ，Ｃビット更新のためのアクセス
は、一旦、該キュー（ＲＣＱ）に格納した後該キュー
（ＲＣＱ）から１個づつアクセスを選択してＲＣメモリ
１６へ送出する。

【００３２】また、前記アクセスが主記憶領域３４への
アクセスを伴わないキーアクセスの場合は、前記バイパ
ス手段（２１，２２）により、キュー（ＲＣＱ）をバイ
パスしてＲＣメモリ１６へアクセスを送出する。

【００３３】ここで、主記憶領域３４へのアクセスを伴
わないアクセスとは、一般的には特権命令の記憶保護キ
ーの設定命令、読み出し命令をいい、より具体的には、
例えば、アクセス発生装置４２により、記憶保護キー及
びＲビット、Ｃビットを共に初期値にセットするセット
ストレイジキー（ＳＳＫ）命令、ページフレームの使用
可否を判定するためのキーリード命令、ＯＳがキーの内
容を調べるのに使うインサートストレンジャーキー（Ｉ
ＳＫ）命令、Ｒビットのデータを読み込んで来て、その
データの値が１だった場合ＯＳの制御テーブルの値を＋
１するとともに、Ｒビットを０に書き換えるリセットリ
ファレンスビット（ＲＲＢ）命令等により生じ、キーメ
モリ３５、ＲＣメモリ１６に対して行うアクセスのこと
をいう。

【００３４】キーメモリ３５の中にアクセス制御ビット
をチェックしにいくが、あるブロック（ページフレー
ム）にプログラムを入れたので、このブロック（ページ
フレーム）に関し制御ビットが幾つであるか最初にセッ
トしておく。そのためにセットストレージキーという命
令がある。

【００３５】プログラムを実行する際、キーリードとい
う命令でキーメモリ３５の記憶キーの内容を読み、プロ
グラムが実際に持っている保護キー（ＰＳＷのキー）と
比較し、比較して一致がとれたらそのブロック（ページ
フレーム）が使っていいエリアであると判定する。これ
によりそのプログラムが実行できる。ここで、制御プロ
グラムが主記憶全部の参照状態を得るために、ＲＲＢ命
令（リセットリファレンスビット）がＲＣビットを読ん
でリセットをかける。こういう命令は、待ち行列に入れ
ると待たされるので、応答の制御が難しくなり、かつ、
処理装置に返る時間が遅くなる。

【００３６】ＲＣメモリ１６はオペレーティングシステ
ムがページングの制御の際に使用する場合と、ふつうの
アクセス装置からプログラムの命令を読みに行ったり、
オペランドのデータを読みに行ったりする際に、更新さ
れる。その更新というのは、後者の処理の場合、順序性
が守られれば特にいつやってもよく、遅くともよいので
あるが、前者のＲＲＢ命令とかの処理に関しては早くす
るのが好ましい。

【００３７】このため、主記憶領域アクセスを伴わない
アクセスが、キュー内の命令よりも先に（キュー内の命
令を追い越して）処理されるようにしたのである。

【００３８】またキュー（ＲＣＱ）に命令が蓄積される
とディレイの問題が生じる。キュー（ＲＣＱ）の中の量
によって返るタイミングがばらつく。そうすると、こち
ら側の中でキュー（ＲＣＱ）の待ち行列によってＲＲＢ
命令とかの応答を返すのがずれてしまうと制御が難しく
なる。これに対し、キュー（ＲＣＱ）を追い越す制御を
すると、一定のタイミングで応答を返せるので制御が容
易になる。

【００３９】以上により、第２の目的、すなわち、アク
セス発生装置４２からみたキーアクセスのアクセス時間
を最短とし、性能向上を図ることを達成できる。しかし
ながら、主記憶領域へのアクセスを伴わないキーアクセ
スを、単に、キュー内に蓄積されている命令よりも先に
処理する構成では、キュー内に同じアドレスに関する命
令が存在していた場合、誤ったデータが読み出されてし
まうことがあり得る。このため、主記憶領域アクセスを
伴わないアクセス要求に応答するための手段として、第
２判定手段によってアクセス要求と同じアドレスに関す
るＲＣビット更新要求が記憶されていないと判定された
ときに機能する、アクセス要求で要求されているＲＣビ
ット情報をＲＣメモリから読み出して、読み出したＲＣ
ビット情報を、アクセス要求を出したアクセス発生装置
に通知する第１応答手段と、第２判定手段によってアク
セス要求と同じアドレスに関するＲＣビット更新要求が
記憶されていると判定されたときに機能する、そのアク
セス要求で要求されているＲＣビット情報をＲＣメモリ
から読み出すとともに、キュー内のそのＲＣビット更新
要求を読み出し、読み出したＲＣビット情報と読み出し
たＲＣビット更新要求に含まれるＲＣビット情報との論
理和をアクセス要求を出したアクセス発生装置に通知す
る第２応答手段を設けているのである。また、このよう
な動作をする第２応答手段を採用した場合には、実際の
ＲＣメモリの書き換えは、読出アクセス要求に対する応
答後で行われることになるが、前記第２応答手段とし
て、キューからＲＣビット更新要求を読み出した後、Ｒ
Ｃメモリ内の読み出しが終わったＲＣビット更新要求が
無効なものとなるようにＲＣメモリの内容を書き換える
処理と、読み出したＲＣビット要求をＲＣメモリに供給
する処理をも行う手段を用いれば、以下に記すように、
与えれたＲＣメモリに対する読出アクセス要求とキュー
内の書込アクセスが同時に処理されるシステムが実現さ
れることになる。

【００４０】追い抜く際、中にアドレスの同じものがあ
った場合で、一致したすべてのアクセスのＲビットとＣ
ビットの更新情報を読み出し、その情報がＲ，Ｃ両ビッ
トを「１」にするアクセスを含んでいたならばデータを
そのままアクセス発生装置に返し、同時にＲ，Ｃメモリ
の該当するアクセスに「１」を書き込んでしまい、Ｒビ
ットのみを「１」とするアクセスのときはＲビットに
「１」を書き込むのと同時にＣビットのデータをＲＣメ
モリから読み出し、Ｒビットの書き込みデータと共にア
クセス元装置へ返す。なお図６で、Ｖはキュー（ＲＣ
Ｑ）の有効性を示す有効ビット、ＲＷＤはＲビットを１
にしろというフラグ、ＣＷＤはＣビットを１にしろとい
うフラグである。ＡＤＲＳ０〜１９はアドレスで、後ろ
から来た命令とキュー（ＲＣＱ）内のアドレスが一致し
たということは同じところに行くということが分かるの
で、キュー（ＲＣＱ）を追越して後ろから来た命令を送
出するとともに、キュー内のマッチしたアクセスのＲＷ
Ｄ、ＣＷＤの内容をキューより読み出し処理しようとす
るアクセスのＲ，Ｃの書き込みデータと論理和をとる。
そして、その情報がＲＷＤのみが「１」のときはＲビッ
トの書き込み、Ｃビットの読みだしアクセスとしてＲＣ
メモリにアクセスし、ライトデータとＣビットの読みだ
しデータをアクセス元へ、ＲＷＤ，ＣＷＤが共に「１」
のときはＲ及びＣのライトアクセスとしてＲＣメモリに
「１」を書き込むのと同時に、その書き込みデータをそ
のままアクセス元装置へ送出することで追い越すアクセ
スによるメモリの読み出しアクセスと同時にキュー内の
書き込みアクセスが同時に処理される。

【００４１】さらに、記判定手段によってアクセス要求
が主記憶領域へのアクセスを伴わない書込アクセス要求
であると判定されたときに、そのアクセス要求に対応す
るＲＣビット更新要求をＲＣメモリに供給するととも
に、ＲＣメモリ内に、アクセス要求と同じアドレスに関
するＲＣビット更新要求が記憶されていた場合には、そ
のＲＣビット更新要求の内容を、アクセス要求の内容に
応じたものに書き換える第３応答手段を付加して、記憶
部制御装置を構成しても良い。

【００４２】

【００４３】

【００４４】このように、キーアクセスをキュー（ＲＣ
Ｑ）に格納されているアクセスと同時に一括処理し、該
キュー（ＲＣＱ）に格納されていたアクセスを無効化
し、キュー（ＲＣＱ）内部の空を増やすことでキュー
（ＲＣＱ）が満杯状態となることをできるだけ少なくす
ることができる。

【００４５】

【００４６】本発明で適用するページリプレースアルゴ
リズムとしてはＦＩＦＯ、ＬＲＵを例示できる。前記キ
ュー（ＲＣＱ）がＦＩＦＯを実現するキュー（ＲＣＱ）
である場合である。

【００４７】なお、図２に示したように、優先順位回路
５，６には複数のアクセス発生装置がポートを介して接
続され、複数のアクセスが送られて来るが、優先順位回
路５，６はこれら複数のアクセスを同一のタイミングに
複数処理可能とする。

【００４８】複数のアクセスを同一のタイミングに複数
処理するとは、「主記憶アクセスに関して優先順位回路
５は、主記憶３４−０に対するアクセスのみを選び、優
先順位回路６は主記憶３４−１に対するアクセスのみを
選ぶので、それぞれ独立に動作可能である」ということ
である。

【００４９】なお、図２のアクセス制御回路とは、キュ
ー、バイパス手段、判定手段他、アクセス制御に必要な
各種構成を含む。

【００５０】

【実施例】図３に実施例の装置の概略を示すとともに、
図４にその記憶部制御装置の詳細ブロック図を示す。

【００５１】主記憶領域３４を有する主記憶装置は２つ
設けられている。また、キーメモリ３５及びページング
のためのページテーブル３６が設けられている。このテ
ーブル３６はオペレーティング・システムが１つの計算
機システムでは１つのテーブルのみ設けられる。

【００５２】そして、記憶部制御装置４１に、アクセス
発生装置４２、１つのＲＣメモリ１６、補助記憶装置４
３が接続され、アクセス発生装置４２からの命令に従っ
て補助記憶装置４３に格納されたプログラム・ファイル
が読み出され、キーメモリ３５、ページテーブル３６、
ＲＣメモリ１６の各動作によりページングが行われ、前
記プログラムが主記憶装置３４に読み込まれ、実行され
る。

【００５３】記憶部制御装置４１は、アクセス発生装置
４２からの複数のアクセスを同一のタイミングに複数処
理可能とする複数の優先順位回路５，６、前記ＲＣメモ
リ１６に対応した複数のアクセスを同時に入力可能で１
タイミングには１個のアクセスをＲＣメモリ１６へ送出
するキュー（ＲＣＱ）、前記複数の優先順位回路５，６
で選ばれたアクセスが主記憶アクセスであるか否かを判
断する判定手段４５、この判定手段４５の判定の結果判
明したアクセスの種類によってそのアクセスを前記キュ
ー（ＲＣＱ）を経由せずに前記ＲＣメモリ１６に直接送
出するバイパス手段２１，２２、判定手段４５によりバ
イパスすべきと判定されたアクセスのアドレスとキュー
（ＲＣＱ）内に既格納のアクセスのアドレスとを比較す
るアドレス比較手段９，１０、前記キュー（ＲＣＱ）内
のアクセス蓄積量を検出するキュー蓄積状態検出手段３
１、このキュー蓄積状態検出手段３１により検出したキ
ュー（ＲＣＱ）内アクセス蓄積量がキュー（ＲＣＱ）の
容量に対して満杯状態か満杯状態に近い場合に新たなア
クセスを禁止するアクセス禁止手段３２を備えている。

【００５４】この例では、アクセス発生装置４２として
の例えば中央処理装置から２個のアクセスが同時に処理
可能である。図４は、本発明に係る記憶部制御装置４１
の一実施例を示すブロック図である。

【００５５】図４で、１，２は優先順位回路で選ばれた
第１及び第２のリクエスト信号線である。３，４はリク
エストポート、優先順位回路で選ばれたリクエストを保
持するレジスタである。５０，５１はキューへのリクエ
スト格納選択回路である。７，８は前記選択回路５０，
５１で選択されたリクエストのＲＣメモリへのアクセス
情報を保持する第１及び第２のレジスタ（これら第１及
び第２のレジスタを複数組設けて本発明におけるキュー
（ＲＣＱ）を構成している）で、図５，６のように、格
納アクセスのアドレス格納部（ＡＤＲＳ０〜１９）、格
納アクセスの有効性を示す有効フラグ（Ｖ）、ＲＣメモ
リ１６への書き込みフラグ（ＲＷＤ，ＣＷＤ）をそれぞ
れ有し、ＲＷＤはＲビットの書き込み情報を示し、ＣＷ
ＤはＣビットの書き込み情報を有する。９，１０はアド
レス比較手段９，１０を構成する比較回路である。１１
はインポインタ（入力データを設定すべきレジスタ番号
を示すカウンタ）である。１２はアウトポインタ（出力
データとして選択するレジスタ番号を示すカウンタ）で
ある。１３は選択回路である。１４，１５はタイミング
調整レジスタである。１６はＲＣメモリ（ＲＣＲＡＭ）
である。この一つのＲＣメモリで全主記憶装置分のＲＣ
ビット情報を処理する。１７はＲＣメモリ（ＲＣＲＡ
Ｍ）への書き込みデータを保持するバイパスレジスタで
ある。そして、ＲＣメモリ１６を迂回する並列線１８が
設けられ、この並列線にバイパスレジスタ１７が接続さ
れ、このバイパスレジスタ１７の出力と、前記ＲＣメモ
リ１６の出力がオアゲート１９に入力され、このオアゲ
ート１９の出力がキーデータ（Ｒ，Ｃビット）としてア
クセス元装置へ送出される。

【００５６】２１，２２は優先順位回路で選ばれたリク
エストとキュー内のリクエストのアドレスの一致を調べ
るアドレス比較手段９，１０への信号線である。そし
て、１つのページ枠が複数の主記憶装置に跨るときその
ページ枠に関するキーメモリは１つしか持てないため、
該主記憶装置のいずれかのキーメモリ上に存在している
ためキーメモリのアクセス時は優先回路５，６の独立性
が失われ同タイミングに１個の処理のみにしなければな
らない。

【００５７】第１、第２の優先順位回路５，６はそれぞ
れ第１及び第２のリクエスト信号線１，２に接続されて
いるので、各信号線１，２それぞれからのメモリアクセ
ス（ＡＣＣ０ＤＡＴＡ、ＡＣＣ１ＤＡＴＡ）はいずれも
それぞれ、第１、第２のキュー格納先選択回路５，６に
入力される。

【００５８】この回路により２入力のキュー（ＲＣＱ）
を矛盾無く実現している。選択回路５の動作例として
は、リクエストポート３に主記憶アクセスがあれば該ア
クセスのＲＣメモリの更新アクセスを選択し、リクエス
トポート３にリクエストがなくリクエストポート４の主
記憶アクセスがあればリクエストポート４からのＲＣメ
モリの更新アクセスを選択する。このようにして、イン
ポインタ１１により示されるレジスタに２個のデータ
（ＡＣＣ０ＤＡＴＡ、ＡＣＣ１ＤＡＴＡ）がそれぞれ設
定される。

【００５９】なお、ここで示したように、インポインタ
１１により示されるレジスタはＲＣＱ０、ＲＣＱ１の２
個を組で示してもよいし、１個を示してもよい。組で示
す場合は、ＡＣＣ０ＤＡＴＡを偶数レジスタ側に、ＡＣ
Ｃ１ＤＡＴＡを奇数レジスタ側に設定するというように
制御する。一個の場合はインポインタ１１で示すレジス
タにＡＣＣ０ＤＡＴＡを、インポインタ１１で示すレジ
スタ番号＋１で示されるレジスタにＡＣＣ１ＤＡＴＡを
設定するというように制御すればよい。

【００６０】インポインタ１１によりレジスタ７，８に
設定されたアクセスはアウトポインタ１２により指示さ
れることで選択回路１３（ＰＲＩＯ（ＳＥＬ））で選ば
れＲＣメモリ１６へ送出される。

【００６１】ところで、アクセスがキュー（ＲＣＱ）を
構成するレジスタ７，８に設定されると、インポインタ
１１はカウントアップされる。２個のアクセスがレジス
タに設定された場合＋２、どちらか一方のみが設定され
た場合＋１カウントアップされる。（本例ではインポイ
ンタ１１が１個のレジスタを示すものとしている。）ア
ウトポインタ１２はその指示しているレジスタに設定さ
れているアクセスがＲＣメモリ１６へ送出されたときカ
ウントアップされる。

【００６２】従って、インポインタ１１とアウトポイン
タ１２の差がその時点で蓄えられたアクセス数である。
このアクセス数によりキュー（ＲＣＱ）がフルとなった
ときまたはフルになりそうな時、優先順位回路へその旨
を報告し、新たなアクセスの選択を禁止する。ここで、
本発明におけるキュー蓄積状態検出手段３１はインポイ
ンタ１１とアウトポインタ１２及びこれらの差を演算す
る算出手段３１、算出手段３１の結果から優先順位回路
にアクセス選択禁止命令を出す、アクセス禁止手段３２
から実現される。

【００６３】キュー（ＲＣＱ）内にアクセスが蓄えられ
ている時新たなアクセスがアクセス制御回路（優先順位
回路）から送出されると該新たなアクセスのアドレスと
キュー（ＲＣＱ）内のアクセスのアドレスとがアドレス
比較手段９，１０としての比較回路９，１０により比較
される。

【００６４】比較結果が不一致の時は、この新たなアク
セスはキュー（ＲＣＱ）中のレジスタに新たに設定され
る。一致した場合は、一致したレジスタに新たな設定は
行われない。

【００６５】ここでアクセスタイプが主記憶への読み出
しアクセスならＲビットへの「１」書き込み情報が設定
される。アクセスタイプが主記憶への書き込みアクセス
ならばＲビット、Ｃビットへの「１」書き込み情報が設
定される。

【００６６】このアドレス比較はキュー（ＲＣＱ）内の
有効なアクセス全てに行ってもよいし、限定されたアク
セスで比較してもよい。限定されたアクセスとしては例
としてアウトポインタ１２で示されているアクセスを除
くなどである。

【００６７】キュー（ＲＣＱ）内にアクセスが蓄えられ
ている時、新たなキーアクセスが入力されると、以下の
処理となる。まず、キー読み出しアクセスを考える、キ
ー読み出しアクセスはキュー（ＲＣＱ）に設定し、キュ
ー（ＲＣＱ）から読み出されるときにキー記憶部（キー
メモリ３５、ＲＣメモリ１６）からの読み出しを行って
もよいが、この方式ではアクセスタイムが不定となる為
制御が複雑となりキュー（ＲＣＱ）で待っている時間だ
けアクセス発生装置４２へのキーデータの送出が遅れる
ので性能低下につながる。

【００６８】そこで、キュー（ＲＣＱ）にキー読み出し
アクセスがアクセス発生装置から送出されるとキュー
（ＲＣＱ）への登録はせず、バイパス手段２１，２２に
よりキュー（ＲＣＱ）に蓄えられているアクセスを追い
越してＲＣメモリ１６へ送出する。

【００６９】この時、キュー（ＲＣＱ）内の全てのアク
セスとアドレス比較が比較回路９，１０でなされ、アド
レスが一致したキュー（ＲＣＱ）内のアクセスＲビッ
ト，Ｃビットの書き込みデータを読み出しＲビット、Ｃ
ビットの書き込みデータとしてＲＣメモリ１６へ送られ
る。（読み出しなのでメモリには書き込まれないまた、
この時、一致により前記キュー（ＲＣＱ）より読み出し
たＲビットの書き込み情報が「１」である時は、一致し
たキュー（ＲＣＱ）内アクセスのＲＷＤをオンにし、ま
た、Ｒビットの書き込み情報の論理和とＣビットの書き
込み情報が共に１であるとき、ＲＣメモリ１６への書き
込みフラグＲＷＤ、ＣＷＤをオン状態にしてアクセスす
ることで図５に示したようにＲＡＭ部内に書き込み動作
を行うのと同一タイミングでＲ，Ｃビットの読み出しデ
ータ（アクセス発生装置４２へ送出するキーデータ）を
得ることができ、つまり一括処理が可能となり、この
時、該アドレス一致したキュー（ＲＣＱ）に該格納アク
セスの有効フラグ（Ｖ）をオフして無効化する。

【００７０】ＲＷＤ、ＣＷＤが「１」の時は、図１４の
Ｖ，ＲＷ，ＣＷ，ＲＤ，ＣＤが「１」となる。このレジ
スタのＲＷ，ＣＷは図５のＲＥＡＤ／ＷＲＩＴＥＣＴ
ＲＬへ出力され、ＲＤ，ＣＤはＲ／ＣＷＲＩＴＥＤ
ＡＴＡとなる。このとき、Ｒ／ＣＷＲＩＴＥＤＡＴ
ＡはＲ／ＣＲＡＭに入力されるのと同時にバイパスレ
ジスタ１７にセットされ、オアゲート１９でＯＲされ
る。オアゲート１９の出力はＲＡＭからの値が不定値
「Ｘ」であっても、バイパスレジスタ１７からの「１」
の信号により出力は「１」＋「Ｘ」＝「１」が出力さ
れ、ＲＡＭの書き込みと同時にＲＡＭからの（実際はレ
ジスタ１７からの）データを読み出したことになり、同
時処理がなされたことになる。

【００７１】また、キー書き込みアクセスもキュー（Ｒ
ＣＱ）内のアクセスを追い越してＲＣメモリ１６へ送出
する。この時、キュー（ＲＣＱ）内の全てのアクセスと
アドレス比較がなされ一致したキュー（ＲＣＱ）内アク
セスのＲビット、Ｃビットが前記キー書き込みアクセス
の種類によって「０」にされる。ＲＲＢ命令では一致し
たキューのＲＷが「０」とされ、ＳＳＫ命令ではＲＷ
Ｄ、ＣＷＤ共に「０」とされる。またＳＳＫ命令では有
効ビット（Ｖ）を「０」としてもよい。

【００７２】図６，７にアドレス比較による処理に関す
る詳細回路を示す。図６，７において、ＲＣＱ０はキュ
ー（ＲＣＱ）を構成するレジスタである。なお、この例
ではＲＣＱのレジスタ群はＲＣＱ０からＲＣＱ５までと
する。また、Ｂ１で示すブロックはＲＣＱ０のＲＷＤ及
びＣＷＤの更新回路である。この更新回路は６つの二入
力アンドゲート、一方の入力にインバータを有する２つ
のアンドゲート、及び、２つのオアゲートから構成さ
れ、このＲＣＱ０のＲＷＤとＣＷＤにそれぞれ前記２つ
のアンドゲートに向かうフィードバック線が接続されて
いる。

【００７３】次に、ＣＯＭＰは比較回路、ＳＥＬは選択
回路、Ｂ２はＲＣメモリ１６書換え用のキュー（ＲＣ
Ｑ）で、アドレス格納部（ＡＤＲＳ０〜１９）、有効フ
ラグ（Ｖ）、ＲＣメモリ１６のＲビットへの書き込みフ
ラグ（ＲＷＤ）、ＲＣメモリ１６のＣビットへの書き込
みフラグ（ＣＷＤ）、ＲＣメモリ１６のＲビット書込デ
ータ（ＲＤ）、ＲＣメモリ１６のＣビット書込データ
（ＣＤ）を有している。

【００７４】Ｂ３はＲビットの更新回路で図では省略し
てあるが三入力アンドゲートは６つ並列にある。Ｂ４は
Ｃビットの更新回路で図では省略してあるが三入力アン
ドゲートは６つ並列にある。Ｂ５はＲＣＱ０の有効フラ
グを無効化するリセット回路である。図６，７における
記号は以下の意味である。ＲＷＤ，ＲＷ：Ｒビット書き込み指示｛Ｒビットへの書
き込みフラグ（ＲＷＤ，ＲＷ）が「１」のとき書き込み
を意味する。｝ＣＷＤ，ＣＷ：Ｃビット書き込み指示｛Ｃビットへの書
き込みフラグ（ＣＷＤ，ＣＷ）が「０」のとき読み出し
を意味する。｝ＲＤ：ＲビットライトデータＣＤ：ＣビットライトデータＡＣＣ_x：アクセスＡＣＣ₀＝リクエストポート３を経由するアクセス、ＡＣＣ₁＝リクエストポート４を経由するアクセス、ＲＣＱ_y：キューに既格納のアクセスＡＣＣ_xＲＣＱ_yＭＣＨ：ＡＣＣ_xとＲＣＱ_yのアドレス一
致信号ＭＳＵＲＱ：主記憶アクセスＭＳＵＳＴ：主記憶書き込みアクセスＫＳＵＲＷ：ＫＳＵＲビット書き込みアクセス（リクエストポート３に設定されたアクセス）ＫＳＵＣＷ：ＫＳＵＣビット書き込みアクセス（リクエストポート４に設定されたアクセス）ＲＣＱ_yＲＷ：メモリアクセスによるＲビット書き込み
指示（ＲＤ＝１）ＲＣＱ_yＣＷ：メモリアクセスによるＣビット書き込み
指示（ＣＤ＝１）ＫＳＵＲＥＡＤ：ＫＳＵＲ，Ｃビット読み出しアクセ
スＫＳＵＲＤ：ＫＳＵＲビット書き込みアクセス時Ｒビ
ット書き込みデータＫＳＵＣＤ：ＫＳＵＣビット書き込みアクセス時Ｃビ
ット書き込みデータＫＳＵＲＱ：ＫＳＵＲ，Ｃビットに対する読み出し＋
書き込みアクセスＡＣＣ０ＫＥＹＲＥＡＤ：キーのリードアクセス（＝リクエストポート３に設定されたアクセス）ＲＣＱＲＷＤ・ＭＣＨ、ＲＣＱＣＷＤ・ＭＣＨでＭＣＨ
上にバーが引いてある記号：アドレスマッチしていない
通常のキューから１つづつ読み出したアクセスＲＷＤ、
ＣＷＤまず、優先順位回路からのアクセス（例えばＡＣＣ０Ｋ
ＳＵＲＱのメモリアクセス）があると、インポインタ１
１により示されるレジスタ番号を持つキュー（ＲＣＱ）
としてのレジスタ（ＲＣＱ０）にデータ（ＡＣＣ０ＤＡ
ＴＡ）を設定しようとする。

【００７５】このとき比較回路でＡＣＣ０ＤＡＴＡのア
ドレスＡＣＣ０ＡＤＲＳと、ＲＣＱ０からＲＣＱ５に既
格納のアクセスのアドレスとが比較され、一致するもの
がなければ、前記データはレジスタＲＣＱ０に設定され
る。

【００７６】このとき、アクセスの種類と、アクセスの
比較結果により以下のように動作態様が異なる。＜アクセス＝主記憶への読み出しアクセス、アクセスア
ドレス不一致の場合＞主記憶への読み出しアクセスの場
合で、アクセスアドレス不一致の場合のＲＣＱ０のＲＷ
Ｄ、ＣＷＤの書換えは図８で示したように、以下のよう
になる。

【００７７】このとき、ＡＣＣ０ＲＣＱ０ＭＣＨ＝０ＡＣＣ０ＭＳＵＲＱ＝１ＡＣＣ０ＭＳＵＳＴ＝０ＡＣＣ０ＫＳＵＲＷ＝１ＡＣＣ０ＫＳＵＣＷ＝１であるからアンドゲートＡ１＝０、Ａ３＝０、Ａ５＝
０、Ａ６＝０である。

【００７８】このＡ５の出力０はインバータで１に反転
されてアンドゲートＡ７に入力される。このアンドゲー
トＡ７の他方の入力にはＲＷＤ＝０がフィードバック線
から入力されるので、このアンドゲートＡ７の出力は０
となる。

【００７９】このＡ７出力０とアンドゲートＡ１からの
０がオアゲートＯ１に入力されるので、オアゲートＯ１
の出力は０となり、ＲＷＤに０が立つ。一方、Ａ６の出
力０はインバータで１に反転されてアンドゲートＡ８に
入力される。このアンドゲートＡ８の他方の入力にはＣ
ＷＤ＝０がフィードバック線から入力されるので、この
アンドゲートＡ８の出力は０となる。

【００８０】このＡ８出力０とアンドゲートＡ３からの
０がオアゲートＯ２に入力されるので、オアゲートＯ２
の出力は０となり、ＣＷＤは０のままである。＜アクセス＝主記憶への書き込みアクセス、アクセスア
ドレス不一致の場合＞次に、アクセスタイプが主記憶へ
の書き込みアクセスならＲビットとＣビットへ共に
「１」の書き込み情報が設定される。

【００８１】すなわち、主記憶への書き込みアクセスの
場合で、アクセスアドレス不一致の場合のＲＣＱ０のＲ
ＷＤ、ＣＷＤの書換えは図１１で示したように、以下の
ようになる。

【００８２】このとき、ＡＣＣ０ＲＣＱ０ＭＣＨ＝０ＡＣＣ０ＭＳＵＲＱ＝１ＡＣＣ０ＭＳＵＳＴ＝１ＡＣＣ０ＫＳＵＲＷ＝１ＡＣＣ０ＫＳＵＣＷ＝１であるからアンドゲートＡ１＝０、Ａ３＝０、Ａ５＝
０、Ａ６＝０である。

【００８３】このＡ５の出力０はインバータで１に反転
されてアンドゲートＡ７に入力される。このアンドゲー
トＡ７の他方の入力にはＲＷＤ＝０がフィードバック線
から入力されるので、このアンドゲートＡ７の出力は０
となる。

【００８４】このＡ７出力０とアンドゲートＡ１からの
０がオアゲートＯ１に入力されるので、オアゲートＯ１
の出力は０となり、ＲＷＤに０が立つ。一方、Ａ６の出
力０はインバータで１に反転されてアンドゲートＡ８に
入力される。このアンドゲートＡ８の他方の入力にはＣ
ＷＤ＝０がフィードバック線から入力されるので、この
アンドゲートＡ８の出力は０となる。

【００８５】このＡ８出力０とアンドゲートＡ３からの
０がオアゲートＯ２に入力されるので、オアゲートＯ２
の出力は０となり、ＣＷＤは０のままである。＜アクセス＝主記憶への読み出しアクセス、アクセスア
ドレス一致の場合＞新たなアクセスとキュー（ＲＣＱ）
中のアクセスのアドレスとが一致した場合は、キュー
（ＲＣＱ０）に新たな設定は行われない。

【００８６】すなわち、アクセスが一致して、しかもそ
のアクセスタイプが主記憶への読み出しアクセスの場
合、図１２及び以下に示したように、ＲＷＤ、ＣＷＤへ
の書換えは行われない。このとき、ＡＣＣ０ＲＣＱ０ＭＣＨ＝１主記憶アクセスＡＣＣ０ＫＳＵＲＱ＝１ＡＣＣ０ＭＳＵＳＴ＝０キーメモリアクセスＡＣＣ０ＫＳＵＲＷ＝０ＡＣＣ０ＫＳＵＣＷ＝０である。なお、主記憶アクセスとキーメモリアクセ
スは同時にはどちらか一方のみしか流れない。

【００８７】以上により、アンドゲートＡ１＝１、Ａ３
＝０、Ａ５＝０、Ａ６＝０である。このＡ５の出力１は
インバータで０に反転されてアンドゲートＡ７に入力さ
れる。このアンドゲートＡ７の他方の入力にはＲＷＤ＝
１がフィードバック線から入力されるので、このアンド
ゲートＡ７の出力は１となる。

【００８８】このＡ７出力１とアンドゲートＡ１からの
１がオアゲートＯ１に入力されるので、オアゲートＯ１
の出力は１となり、ＲＷＤに１が立つ。しかし最初から
ＲＷＤに１が立っているのでＲＷは書き換えられないの
と同じである（キューに格納されている有効アクセスは
総てＲＷが１になっている）。

【００８９】一方、Ａ６の出力０はインバータで１に反
転されてアンドゲートＡ８に入力される。このアンドゲ
ートＡ８の他方の入力にはＣＷＤ＝１がフィードバック
線から入力されるので、このアンドゲートＡ８の出力は
１となる。

【００９０】このＡ８出力１とアンドゲートＡ３からの
０がオアゲートＯ２に入力されるので、オアゲートＯ２
の出力は１となり、ＣＷＤに１が立つ。＜アクセス＝主記憶への書き込みアクセス、アクセスア
ドレス一致の場合＞アクセスが一致して、しかもそのア
クセスタイプが主記憶への書き込みアクセスの場合、図
１３及び以下に示したように、ＲＷＤ、ＣＷＤへの書換
えは行われない。このとき、ＡＣＣ０ＲＣＱ０ＭＣＨ＝１ＡＣＣ０ＭＳＵＲＱ＝１ＡＣＣ０ＭＳＵＳＴ＝１ＡＣＣ０ＫＳＵＲＷ＝０ＡＣＣ０ＫＳＵＣＷ＝０であるからアンドゲートＡ１＝１、Ａ３＝１、Ａ５＝
０、Ａ６＝０である。

【００９１】このＡ５の出力０はインバータで１に反転
されてアンドゲートＡ７に入力される。このアンドゲー
トＡ７の他方の入力にはＲＷＤ＝１がフィードバック線
から入力されるので、このアンドゲートＡ７の出力は１
となる。

【００９２】このＡ７出力１とアンドゲートＡ１からの
１がオアゲートＯ１に入力されるので、オアゲートＯ１
の出力は１となり、ＲＷＤに１が立つ。しかし最初から
ＲＷＤに１が立っているのでＲＷＤは書き換えられない
のと同じである。

【００９３】一方、Ａ６の出力０はインバータで１に反
転されてアンドゲートＡ８に入力される。このアンドゲ
ートＡ８の他方の入力にはＣＷＤ＝１がフィードバック
線から入力されるので、このアンドゲートＡ８の出力は
１となる。

【００９４】このＡ８出力１とアンドゲートＡ３からの
１がオアゲートＯ２に入力されるので、オアゲートＯ２
の出力は１となり、ＣＷＤに１が立つ。しかし最初から
ＣＷＤに１が立っているのでＣＷＤは書き換えられない
のと同じである。＜アクセス＝キー読み出しアクセス、
アクセスアドレス不一致の場合＞アクセスが主記憶領域
３４へのアクセスを伴わないキー読み出しアクセスの場
合は、バイパス手段２１，２２により、キュー（ＲＣ
Ｑ）をバイパスしてＲＣメモリ１６へアクセスを送出す
る。

【００９５】このとき、前記キュー（ＲＣＱ）をバイパ
スしてＲＣメモリ１６へ送られるアクセスのアドレスと
前記キュー（ＲＣＱ）内に蓄積されたアクセスのアドレ
スとが一致しない場合、アクセスがキュー（ＲＣＱ）を
バイパスする以外はこれまでの通常処理と同一であり、
図４のＳＩＧ１，ＳＩＧ２を経由してＰＲＩＱ（選択回
路１３）で選ばれ、キー読み出しアクセスがＲＣメモリ
１６に送出される。＜アクセス＝キー読み出しアクセ
ス、アクセスアドレス一致の場合＞この例の場合を図１
５に従って説明する。

【００９６】第２図優先順位回路５で選択されたリクエ
ストのＡＣＣＯＤＡＴＡは第４図リクエストポート３に
設定される。このステージでリクエストの内容の判定を
判定手段２１により行い、キーメモリへのリードアクセ
スであると検出した場合、判定手段より生成される制御
信号は以下のようになる。

【００９７】ＡＣＣＯＭＳＵＲＱ＝０ＡＣＣＯＭＳＵＳＴ＝０ＡＣＣＯＫＳＵＲＷ＝０ＡＣＣＯＫＳＵＣＷ＝０ＡＣＣＯＫＥＹＲＥＡＤ＝１ＡＣＣＯＡＤＲＳ＝「Ｋ」ＲＣＱ０のアドレスが「Ｋ」であった場合比較的手段に
よりＡＣＣＯＲＣＱＭＣＨは１となり回路の入力は定ま
る。この時ＲＣＱ０のＲＷＤ、ＣＷＤは共に（Ｅ）
（Ｆ）により０にクリアーされ、（Ａ）によりＶも
「０」にクリアーされる。これによりキュー（Ｑｕｅｕ
ｅ）を圧縮したことになる。又、ＲＣメモリへ送出する
インタフェースレジスタＢ２にはＡＤＲＳ０〜１９＝
「Ｋ」が、「Ｖにはバイパスする」ということを検出す
ることを条件にして設定され、ＲＷ，ＣＷ，ＲＤ，ＣＤ
に「１」が設定されるのは回路の通りである。

【００９８】図５を用いて説明するとこのレジスタの出
力はＲＣメモリに送られ、ＡＤＲＳ０〜１９＝「Ｋ」は
ＲＣ−ＲＡＭＡＤＤＲＥＳＳに入力され、ＲＷ，ＣＷ
はＲＥＡＤ／ＷＲＩＴＥＣＴＲＬに入力されＲ／Ｃ
ＷＲＩＴＥＤＡＴＡにＲＤ，ＣＤが入力される。これ
によってＲＣＲＡＭではアドレスＫにＲ＝「１」，Ｃ＝
「１」のデータを書き込み１６からの出力は不定値とな
っているが、レジスタ１７の出力がＲ＝「１」，Ｃ＝
「１」であるためＯＲ回路１９により、ＲＣＲＡＭか
らＲ＝「１」，Ｃ＝「１」が読み出されたことになり、
このデータがアクセス元装置へ読み出しデータとして送
出され、ＲＥＡＤ／ＷＲＩＴＥの一括処理ができたこと
になる。＜アクセス＝キー書き込みアクセス、アクセスアドレス
不一致の場合＞キー書き込みアクセスもキュー（ＲＣ
Ｑ）内のアクセスを追い越してＲＣメモリ１６へ送出す
る。この時、キー書き込みアクセスがキュー（ＲＣＱ）
内の全てのアクセスとアドレス比較され、その結果不一
致であった場合、アクセスがキュー（ＲＣＱ）をバイパ
スする以外はこれまでの通常処理と同一であり、図４の
ＳＩＧ１，ＳＩＧ２を経由してＰＲＩＯ（選択回路１
３）で選ばれ、キー読み出しアクセスがＲＣメモリ１６
に送出される。＜アクセス＝キー書き込みアクセス、アクセスアドレス
一致の場合＞図１６に示したように、例えば、ＳＳＫ命
令によりアドレスＫにＲ＝「１」，Ｃ＝「１」を書く場
合である。

【００９９】これは、図１５の場合と同様な手段を経由
して判定手段より生成される制御信号は以下のようにな
る。ＡＣＣＯＭＳＵＲＱ＝０ＡＣＣＯＭＳＵＳＴ＝０ＡＣＣＯＫＳＵＲＷ＝１ＡＣＣＯＫＳＵＣＷ＝１ＡＣＣＯＫＥＹＲＥＡＤ＝０ＡＣＣＯＡＤＲＳ＝「Ｋ」ＡＣＣＯＫＳＵＲＷ＝１ＡＣＣＯＫＳＵＣＷ＝１ＡＣＣＯＫＳＵＷＲＤ＝１ＡＣＣＯＫＳＵＷＣＤ＝１ＲＣＱ０のアドレスが「Ｋ」であった場合、比較手段に
よりＡＣＣＯＲＣＱＭＣＨは「１」となり、回路の入力
は定まる。この時ＲＣＱのＲＷＤ，ＣＷＤは共に「０」
にクリアーされる。又、ＲＣメモリへ送出するインター
フェースレジスタＢ２にはＡＤＲＳ０〜１９＝「Ｋ」，
Ｖはバイパス検出により設定され、ＲＷ，ＣＷ，ＲＤ，
ＣＤに「１」が設定される。

【０１００】これがＲＣメモリへ送られてＲＣ−ＲＡＭ
ＡＤＤＲＥＳＳは「Ｋ」、ＲＥＡＤ／ＷＲＬＴＥ＝１
によりＲＡＭのライトネーブルを「１」とし、Ｒ／Ｃ
ＷＲＩＴＥＤＡＴＡにＲ＝「１」，Ｃ＝「１」のデータ
を入力する。この時別紙と同様な動作をするが図５の
ＯＲ１９の出力はＲ＝「１」，Ｃ＝「１」が出てくるが
書き込みリクエストだったのでアクセス元へのデータの
送出は行わない。以上説明したように、また、図６，７
から明かなように、少量の回路追加で複数のアクセスの
同時処理が可能となり、性能向上コストパフォーマンス
向上に大きく寄与する。

【０１０１】

【発明の効果】本発明では、物量を増やさずにＲＣメモ
リの更新が可能で、経済的でコストを下げることができ
る。また装置の軽量化にも寄与する。

【０１０２】また、記憶部制御装置内の優先順位回路で
選ばれてから一定時間で処理を完了するように制御し、
アクセス発生装置への処理完了通知や読み出したキーデ
ータ（Ｒ，Ｃビット等）の送出制御を容易にし、かつ、
アクセス発生装置からみたキーアクセス（ＳＳＫ、ＩＳ
Ｋ、ＲＲＢ等によるキー記憶部へのアクセス）のアクセ
ス時間を最短とし、性能向上を図ることができる。

【０１０３】また、キュー（ＲＣＱ）内のアクセス蓄積
量を検出するキュー蓄積状態検出手段と、このキュー蓄
積状態検出手段により検出したキュー（ＲＣＱ）内アク
セス蓄積量が満杯かそれに近い場合に新たなアクセスを
禁止するアクセス禁止手段とを設ければ、キューが満杯
状態となることをできるだけ少なくし、性能低下を防止
することができる。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】アクセス発生装置から優先順位回路部に至る
経路のブロック図

【図３】本発明の実施例を示したブロック図

【図４】実施例の記憶部制御装置を示したブロック図

【図５】ＲＣメモリ部分のブロック図

【図６】図４の記憶部制御装置の前段の回路図

【図７】図４の記憶部制御装置の後段の回路図

【図８】図６の回路の動作例を示した図

【図９】図６，図８のＣに接続される回路図

【図１０】図６，図８のＤに接続される回路図

【図１１】図６の回路の動作例を示した図

【図１２】図６の回路の動作例を示した図

【図１３】図６の回路の動作例を示した図

【図１４】図７の回路の動作例を示した図

【図１５】キー読み出しアクセスのアドレス一致の動
作例を示した図

【図１６】キー書き込みアクセスのアドレス一致の動
作例を示した図

【符号の説明】

１，２・・第１及び第２のリクエスト信号線５，６・・優先順位回路７，８（ＲＣＱ）・・キュー（第１及び第２のレジス
タ）９，１０・・アドレス比較手段１１・・インポインタ１２・・アウトポインタ１３・・選択回路１４，１５・・タイミング調整レジスタ１６・・ＲＣメモリ１７・・バイパスレジスタ１８・・並列線１９・・オアゲート２１，２２・・バイパス手段３１・・キュー蓄積状態検出手段３２・・アクセス禁止手段３４・・主記憶領域（主記憶装置）３５・・キーメモリ３６・・ページテーブル４１・・記憶部制御装置４２・・アクセス発生装置４３・・補助記憶装置４５・・判定手段（ＡＤＲＳ０〜１９）・・アドレス格納部（Ｖ）・・有効フラグ（ＲＷ，ＣＷ）・・ＲＣメモリへの書き込みフラグＲＷ・・Ｒビットの書き込み情報ＣＷ・・Ｃビットの書き込み情報

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−48954（ＪＰ，Ａ) 特開昭58−150195（ＪＰ，Ａ) 特開昭58−150196（ＪＰ，Ａ) 特開昭57−33494（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】プログラムやデータを格納した補助記憶
装置と、この補助記憶装置に格納されたプログラムやデ
ータがページングされる複数の主記憶領域と、前記複数
の主記憶領域にそれぞれ対応づけられた、対応する主記
憶領域の記憶保護情報を格納するための複数のキーメモ
リと、前記複数の主記憶領域内の各ページに関する、Ｒ
ビットとＣビットを含むＲＣビット情報を格納するため
のＲＣメモリと、複数のアクセス発生装置とに接続され
る記憶部制御装置であって、前記ＲＣメモリが実行すべき処理内容が定められた情報
である、複数個のＲＣビット更新要求を記憶するための
キューと、このキュー内に記憶されたＲＣビット更新要求を順次前
記ＲＣメモリに供給する供給手段と、前記複数のアクセス発生装置からのアクセス要求を受け
付ける手段であって、同時に複数のアクセス要求が発行
された場合には、発行されたアクセス要求の中から、所
定規則に従って所定数のアクセス要求を選択して、受け
付ける受付手段と、前記受付手段によって受け付けられたアクセス要求の種
類を判定する判定手段と、この判定手段によってアクセス要求が前記主記憶領域に
対するアクセス要求であると判定されたときに、そのア
クセス要求の内容に応じたＲＣビット更新要求を前記キ
ューに登録する登録手段と、前記判定手段によって前記アクセス要求が前記主記憶領
域へのアクセスを伴わない、ＲＣビット情報の読み出し
を必要とするアクセス要求であると判定されたときに、
前記アクセス要求と同じアドレスに関するＲＣビット更
新要求が前記キュー内に記憶されているか否かを判定す
る第２判定手段と、この第２判定手段によってアクセス要求と同じアドレス
に関するＲＣビット更新要求が記憶されていないと判定
されたときに、そのアクセス要求で要求されているＲＣ
ビット情報を前記ＲＣメモリから読み出して、読み出し
たＲＣビット情報を、前記アクセス要求を出したアクセ
ス発生装置に通知する第１応答手段と、前記第２判定手段によって前記アクセス要求と同じアド
レスに関するＲＣビット更新要求が記憶されていると判
定されたときに、そのアクセス要求で要求されているＲ
Ｃビット情報を前記ＲＣメモリから読み出すとともに、
前記キュー内のそのＲＣビット更新要求を読み出し、読
み出したＲＣビット情報と読み出したＲＣビット更新要
求に含まれるＲＣビット情報との論理和を前記アクセス
要求を出したアクセス発生装置に通知する第２応答手段
とを、備えることを特徴とする記憶部制御装置。
【請求項２】前記第２応答手段は、前記キューからＲ
Ｃビット更新要求を読み出した後、ＲＣメモリ内の読み
出しが終わったＲＣビット更新要求が無効なものとなる
ようにＲＣメモリの内容を書き換える処理と、読み出し
たＲＣビット要求を前記ＲＣメモリに供給する処理をも
行うことを特徴とする請求項１記載の記憶部制御装置。
【請求項３】前記判定手段によって前記アクセス要求
が前記主記憶領域へのアクセスを伴わない書込アクセス
要求であると判定されたときに、そのアクセス要求に対
応するＲＣビット更新要求を前記ＲＣメモリに供給する
とともに、前記ＲＣメモリ内に、前記アクセス要求と同
じアドレスに関するＲＣビット更新要求が記憶されてい
た場合には、そのＲＣビット更新要求の内容を、前記ア
クセス要求の内容に応じたものに書き換える第３応答手
段を、さらに、備えることを特徴とする請求項１または
請求項２記載の記憶部制御装置。