JP3207591B2 - キャッシュメモリを有する計算機の改良 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを有
する計算機及び計算機システムに関するものであり、特
に、記憶装置に格納されている大量のデータの処理を、
キャッシュメモリの汚染なしに高速に実行するための、
改良に関する。

【０００２】

【従来の技術】通常の計算機において、データを記憶装
置内のある位置から他の位置に転送する場合、命令処理
装置は、まず記憶装置からデータを読み出し、次にそれ
を演算器に送り、そこからデータを記憶装置に書き込
む、という順で処理を進める。このような転送処理の速
度、すなわちデータ転送スループット［byte／sec］
は、１転送動作当たりのデータ処理幅［byte／動作］と
データ処理ピッチ［動作／sec］の積で決まる。したが
って、データ処理幅とデータ処理ピッチの少なくとも一
方を増すことにより、データ転送スループットを上げる
ことができる。

【０００３】例えば、特開平２−２１４９３７号公報
（以下第１公知例と呼ぶ）には、記憶装置間命令の実行
を高速化するために、キャッシュメモリから読み出され
たデータを、命令処理装置の演算器を介さず、キャッシ
ュメモリ付属の論理演算装置を経て、直接キャッシュメ
モリに書き込むデータパスを有するキャッシュメモリシ
ステムが、開示されている。このシステムは、データを
命令処理装置の演算器まで送る必要がないことに加え
て、キャッシュメモリのデータ幅が命令処理装置の演算
器のデータ幅よりも広いことを利用して、すべてのオペ
ランドが記憶装置内で指定されている命令を、高速で実
行することができる。この第１公知例には、更に、読み
出しデータアドレスと、書き込みデータアドレスと、キ
ャッシュメモリの読み書き境界とに応じてデータの位置
合わせを行う機構と、読み出されたデータの一部をレジ
スタに保持し、それを次に読み出されたデータの一部と
連結して、キャッシュメモリのデータ幅を有する被処理
データを形成する機構も、開示されている。キャッシュ
ミスが生じた場合の処理は記載されていないが、その場
合には、通常のキャッシュメモリの機能に従って、主記
憶からのフェッチとキャッシュメモリへの格納とが行な
われるのであろうと推察される。

【０００４】特開平３−３７７４４号公報（以下第２公
知例と呼ぶ）には、ブロック転送命令の実行のために、
データを、ＣＰＵを通すことなく、キャッシュメモリと
主記憶の間のデータ転送パスを介して、通常モードにお
けるよりもデータ転送速度の高いバーストモードで転送
する機構が開示されている。すなわち、ソースアドレス
のデータは、キャッシュヒットの場合にはキャッシュメ
モリから、また、キャッシュミスの場合には主記憶から
システムバスを通って、キャッシュ出力バッファに転送
され、次いで、キャッシュ出力バッファからシステムバ
スを通って、主記憶内の宛先アドレスに転送される。通
常モードとバーストモードでは転送プロトコルが異な
り、バーストモードにおけるデータ転送速度は、通常モ
ードにおけるそれよりもかなり高い。したがって、大量
のデータを高速で転送することができる。なお、ソース
アドレスに対してキャッシュミスが生じた時に、主記憶
から読み出されたデータがキャッシュメモリに書き込ま
れるのか否かは、説明されていないが、宛先アドレスに
対してキャッシュヒットが生じた時には、キャッシュメ
モリの入力が無効化されると説明されている。宛先アド
レスに対してキャッシュミスが生じた時には、宛先アド
レスの主記憶データがキャッシュメモリにフェッチされ
ることはないものと理解される。

【０００５】また、特開平３−３０４７号公報（以下第
３公知例と呼ぶ）には、演算回路を内蔵する記憶装置が
開示されている。この演算回路は、オペランドや演算結
果を保持するレジスタを内蔵し、外部からの制御信号に
従って、メモリアドレスで指定されるデータに対する算
術演算を含む各種の演算を、外部にデータを送ることな
しに遂行する。しかしながら、この演算機能付き記憶装
置を制御する命令処理装置については何も説明されてお
らず、したがって、命令処理装置がキャッシュメモリを
持つのか否か、また、記憶装置内に存在するデータの処
理はすべてこの演算機能付き記憶装置の内部で実行され
るのか否かは、全く不明である。更に、この演算機能付
き記憶装置は、マルチプロセッサシステムにおける各プ
ロセッサを代替することを狙ったものであり、この演算
機能付き記憶装置を複数の命令処理装置が共有すること
は、全く考慮されていない。

【０００６】

【発明が解決しようとする課題】

問題点１：キャッシュメモリの汚染 主記憶から読み出されたデータがキャッシュメモリに格
納されると、そこにそれまで格納されていたデータは追
い出される。その結果、その後に命令がこの追い出され
たデータを要求すると、そのデータを再度主記憶から読
み出して、キャッシュメモリに格納することが必要にな
る。命令の要求するデータがキャッシュメモリ内に存在
する確率、すなわちヒット率が十分に高くないと、キャ
ッシュメモリの利点は失われる。キャッシュメモリの容
量を超える大量のデータが一度に処理されると、キャッ
シュメモリは、近い将来に再利用される可能性のほとん
どないデータで埋め尽くされてしまう。この現象は、キ
ャッシュ汚染と呼ばれる。キャッシュ汚染が生じると、
キャッシュメモリのヒット率が激減し、計算機の性能は
著しく低下する。

【０００７】前掲第１公知例所載の演算機能付きキャッ
シュは、大量のデータの処理の結果生じるキャッシュ汚
染を免れることができない。前掲第２公知例所載のバー
ストモード転送機構は、バーストモード転送中にキャッ
シュミスが生じた時に、キャッシュメモリへのデータ格
納が省略されると仮定すれば、キャッシュ汚染の問題を
生じない。しかしながら、この機構は、単なる転送のた
めのものであって、それ以外の処理を行なうことはでき
ない。前掲第３公知例所載の演算機能付き記憶装置が、
記憶装置を参照するあらゆる処理に用いられれば、キャ
ッシュ汚染は起きない。しかし、それでは、キャッシュ
メモリの設置が意味をなさない。更に、この演算機能付
き記憶装置は、読み書き境界をまたいで伸びるデータを
処理する機能を欠き、そのため、処理しうるデータの位
置が制限される。

【０００８】問題点２：キャッシュメモリと演算機能付
き記憶装置の選択的利用 前述のように、第３公知例所載の演算機能付き記憶装置
が、主記憶内のデータをオペランドとして指定するすべ
ての命令を実行すれば、キャッシュ汚染は防止される
が、キャッシュメモリは無意味になる。命令処理装置自
身によるキャッシュメモリを用いた実行と、演算機能付
き記憶装置によるキャッシュメモリを用いない実行とを
選択的に利用しなければ、総合処理性能は逆に低下す
る。

【０００９】問題点３：多重命令処理装置システムにお
けるデータの誤用 演算機能付き記憶装置を複数の命令処理装置で共有する
ことが望ましい。しかしながら、幾つかの命令処理装置
からの処理要求が並行して実行される時に、ある命令処
理装置からの処理要求の実行のためにレジスタに保持さ
れたデータが、他の命令処理装置からの処理要求の実行
に際して誤って使われる恐れがある。この問題は、ある
命令処理装置からの一連の処理要求の実行が完了するま
で、他の処理装置からの処理要求の実行を遅らせれば、
回避することができるであろう。しかし、それでは、シ
ステム全体としての処理速度が低下する。

【００１０】本発明の目的は、上記の諸問題を解決する
ことにある。

【００１１】

【課題を解決するための手段】本発明に共通する特徴の
一つは、キャッシュメモリ及び記憶装置との接続を異に
する２個又は３個の演算部と、命令デコーダの出力を受
けて、記憶装置内のアドレスで指定されるオペランドの
状況を判定する手段と、この判定手段の出力に応答し
て、これらの演算部の一つを選択する手段とを設けたこ
とである。すなわち：

【００１２】第１の形態では、キャッシュメモリに接続
されてその平常の機能を利用する演算部と、記憶装置に
直結されてそれに直接アクセスする演算部とが設けら
れ、いずれか一方の演算部が選択される。

【００１３】第２の形態では、キャッシュメモリに接続
されてその平常の機能を利用する演算部と、キャッシュ
メモリに接続されるとともに記憶装置に直結されて、キ
ャッシュメモリがヒットすればそれにアクセスし、キャ
ッシュメモリがミスすれば記憶装置に直接アクセスして
キャッシュメモリをバイパスする演算部とが設けられ、
いずれか一方の演算部が選択される。

【００１４】第３の形態では、キャッシュメモリに接続
されてその平常の機能を利用する演算部と、記憶装置に
直結されてそれに直接アクセスする演算部と、キャッシ
ュメモリに接続されるとともに記憶装置に直結されて、
キャッシュメモリがヒットすればそれにアクセスし、キ
ャッシュメモリがミスすれば記憶装置に直接アクセスし
てキャッシュメモリをバイパスする演算部とが設けら
れ、これらの演算部のいずれか一つが選択される。

【００１５】記憶装置の内部にもキャッシュメモリの一
種であるワーク記憶が設けられる場合には、このワーク
記憶も、オペランドの状況に応じてその使い方を変更す
るのが有利である。したがって、命令処理装置内の演算
部の他に、記憶装置に直結されて、命令処理装置から送
られる処理要求を、命令処理装置内のキャッシュメモリ
を用いることなく、記憶装置に直接アクセスして実行す
る補助データ処理装置を設け、命令処理装置には、命令
デコーダの出力を受けて、記憶装置内のアドレスで指定
されるオペランドの状況を判定する手段と、この判定手
段の出力に応答して、命令処理装置内の演算部か又は補
助データ処理装置のいずれか一方に処理要求を送る手段
を設け、そして、ワーク記憶には、命令処理装置からの
参照要求に応答してその平常のキャッシュ機能を遂行す
る第１の制御部と、補助データ処理装置からの参照要求
に応答し、ワーク記憶がミスした時に、前記第１の制御
部を抑止して、主記憶に直接アクセスし、そこから読み
出されたデータのワーク記憶への登録を阻止する第２の
制御部とを設ける。

【００１６】本発明によるマルチプロセッサシステム
は、共有記憶装置と複数の命令処理装置とに接続され、
命令処理装置のキャッシュメモリを用いることなく、記
憶装置に直接アクセスして、命令処理装置から送られる
処理コマンドを実行する補助データ処理装置を備え、各
命令処理装置は、命令デコーダの出力を受けて、記憶装
置内のアドレスで指定されるオペランドの状況を判定す
る手段と、この判定手段の出力に応答して、この命令処
理装置の演算回路又は補助データ処理装置のいずれか一
方に処理コマンドを送る手段を含み、補助データ処理装
置は、データ保持手段と、このデータ保持手段のための
管理装置とを含み、データ保持手段は、第１の処理コマ
ンドに従って記憶装置から読み出されたデータの少なく
ともこの第１の処理コマンドで使用されない部分を、第
１の処理コマンドに続く同一命令処理装置からの第２の
処理コマンドが使用できるように保持し、管理手段は、
データ保持手段の第１の処理コマンドへの割り当てと、
第２の処理コマンドによるデータ保持手段内のデータの
使用とを管理する。

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【作用】本発明によれば、オペランドの状況（総長、キ
ャッシュメモリにおける存否、その他）に応じて、キャ
ッシュメモリの使い方が変更される。すなわち、キャッ
シュメモリを利用する通常の演算部や、記憶装置に直結
された演算部や、キャッシュメモリへの新ブロックのデ
ータの登録を省略する演算部のうちの一つが適切に選択
され、その結果、キャッシュメモリが平常通りに使用さ
れ、あるいはキャッシュメモリが使われずに記憶装置が
直接アクセスされ、あるいはキャッシュメモリへの新ブ
ロックの登録が省略される。したがって、キャッシュメ
モリを利用する高速処理と、キャッシュメモリを利用し
ないか又は制限付きでしか利用しない処理とが、適切に
組み合わされて、キャッシュ汚染を防止しつつ、総合処
理性能が改善される。また、記憶装置内のキャッシュメ
モリ（ワーク記憶）においても、本発明によれば、オペ
ランドの状況に応じて、キャッシュメモリへの新ブロッ
クのデータの登録が行なわれたり、省略されたりする。
かくして、問題点１及び２が解決される。

【００２２】本発明による補助データ処理装置を有する
マルチプロセッサシステムにおいては、オペランドの状
況に応じて、記憶装置に直接アクセスし、そこから読み
出されたデータを、命令処理装置に送ることなく、補助
データ処理装置の内部で処理する。その結果、命令処理
装置内のキャッシュメモリは使用されず、したがって汚
染されない。のみならず、ある命令処理装置によりデー
タ保持手段に保存された特定のデータが、誤って他の命
令処理装置により使用されないように管理される。かく
して、問題点３が解決される。

【００２３】

【００２４】

【００２５】

【実施例】図１は本発明の第１の実施例を示す。命令処
理装置群２が記憶装置３を共有するマルチプロセッサシ
ステムにおいて、本発明による補助データ処理装置１
が、記憶装置３に直結して設けられる。各命令処理装置
２００は、その内部に、命令実行制御回路２０１、汎用
演算器２０２、及びキャッシュメモリ又はバッファスト
レージ（ＢＳ）２０３を持つ。記憶装置３は、その内部
に、主記憶（ＭＳ）３００、複数の記憶装置参照要求を
調停する主記憶制御回路（ＭＳ制御回路）３０１、記憶
一致制御を行なう一致制御回路３０２、及びデータを各
命令処理装置２００へ送りそしてそれから受ける転送制
御回路３０３を持つ。補助データ処理装置１は、各命令
処理装置２００からの処理コマンドに応答して、記憶装
置３内のデータを、当該命令処理装置に転送することな
く、それ自身の内部で処理する。

【００２６】本実施例において、ＢＳ２０３は、２５６
Ｂ（byte）を単位として、主記憶内のデータの写しを保
持する。この２５６Ｂのサイズの領域は以下ブロックと
呼ばれる。ブロックは主記憶３００の参照の単位であ
り、したがって、主記憶３０００では、一度に１ブロッ
クの読み書きが行なわれる。記憶装置３とＢＳ２０３と
は、１６Ｂ幅のデータ線を含む信号線３２０で接続され
る。ＢＳがミスした時、必要なブロックのアドレスがＭ
Ｓ制御回路３０１に送られて、主記憶３００内の該当す
るブロックからデータが読み出され、転送制御回路３０
３により、１６Ｂづつ１６回に分けて、ＢＳ２０３に転
送される。書き込みはストアスルー方式で制御され、し
たがって、書き込み処理において、データは主記憶３０
０に書き込まれ、かつ、ＢＳがヒットすれば、並行して
ＢＳにも書き込まれる。ブロックのアドレスと、データ
が書き込まれるべきブロック内の領域を示すマーク信号
も、書き込みデータと共に記憶装置３に送られる。

【００２７】一致制御回路３０２は、主記憶３００で書
き込み動作が生じたことを検出すると、その書き込みを
要求した命令処理装置以外の命令処理装置に、一致制御
信号線３２１を介して、書き込みアドレスを含むキャン
セル要求を送り、各ＢＳ内の該当するブロックを無効化
する。このような動作は、記憶一致制御と呼ばれる。

【００２８】ここで説明するブロックサイズ、データ転
送幅、書き込み制御方法、記憶一致制御方法などは、あ
くまでも説明の便宜上採用された例であって、本発明を
限定するものではないことに注意されたい。

【００２９】図２は、命令処理装置２００の内部構成を
示す。この命令処理装置は、本発明に従って、状況に応
じて補助データ処理装置１に処理コマンドを送付する機
能を有する。命令実行制御回路２０１は、実行中の命令
を保持する命令レジスタ２２０、命令レジスタに保持さ
れた命令を解読する命令解読回路２２１、後述する第１
オペランド情報（ｏｐ１）、第２オペランド前半部情報
（ｏｐ２（０））及び第２オペランド後半部情報（ｏｐ
２（１））からなるオペランド情報を生成する参照制御
回路２２２、解読された命令と前記オペランド情報とか
ら処理コマンドを生成するコマンド生成回路２２３、第
１オペランド、第２オペランド前半部及び第２オペラン
ド後半部の各々について、ＢＳのヒット／ミスを判定す
るＢＳヒット／ミス判定回路２２４、オペランドの重複
の有無を判定する重複判定回路２２５、並びに処理コマ
ンドを汎用演算器制御回路２３０に送付するか、あるい
は信号線２１０を介して補助データ処理装置１に送付す
るかを、判定テーブル２２７を用いて決定するコマンド
送付先決定回路２２６から構成される。判定テーブル２
２７の詳細は、後で説明する。

【００３０】ＢＳ２０３は、内部にタグとデータを保持
し、タグと参照アドレスを比較することによりヒット／
ミスを判定する。ヒットが検出されれば、タグに対応す
るデータが参照され、ミスが検出されれば、ブロック転
送要求が信号線３２０を介して記憶装置３に送られ、そ
れに応じて記憶装置３から送られるデータがＢＳに格納
される。ＢＳヒット／ミス判定回路２２４は、ＢＳタグ
一致制御信号線２０５により、そこのタグがＢＳ２０３
内のタグと等しく保たれるように制御される。各タグに
は、記憶装置３から一致制御信号線３２１を通してキャ
ンセル要求が送られる。キャンセル要求で指定されたア
ドレスを含むブロックがＢＳに登録されていれば、その
ブロックは無効化される。

【００３１】参照制御回路２２２は、命令により与えら
れたオペランドアドレスとＢＳ２０３のブロックサイズ
“２５６”とに基づいて、第１オペランド情報、第２オ
ペランド前半部情報及び第２オペランド後半部情報を決
定し、処理コマンドを生成する。複数のブロックにわた
って処理が行なわれる場合には、複数の処理コマンドが
発行される。主記憶３００の参照単位はブロックである
ため、第１オペランドは２ブロックにまたがらないよう
に指定される。第１オペランドが２ブロックにまたがら
ないように指定されても、第２オペランドは２ブロック
にまたがる場合がある。この場合に、前のブロックに含
まれる第２オペランドの部分は前半部と呼ばれ、後のブ
ロックに含まれる部分は後半部と呼ばれる。

【００３２】図３は、処理コマンド１００の形式を示
す。処理コマンド１００は複数のフィールドで構成さ
れ、本実施例においては、それらは、そのコマンドが有
効であることを示す有効フラグ１０１、この処理コマン
ドを発行した命令処理装置の識別番号１０２、処理コマ
ンドの要求する演算の種類を示すオーダ１０３、第１オ
ペランドの開始アドレス、長さ等を示す第１オペランド
情報１０４、第２オペランド前半部の開始アドレス、長
さ等を示す第２オペランド前半部情報１０５、及び第２
オペランド後半部の開始アドレス、長さ等を示す第２オ
ペランド後半部情報１０６である。第２オペランドが２
ブロックにまたがらない場合には、前半部情報１０５又
は後半部情報１０６のいずれか一方が、第２オペランド
の開始アドレス、長さ等のために用いられる。どちらが
用いられるかによって、後述するように、第２オペラン
ドは若干異なる扱いを受ける。これらのオペランド情報
のそれぞれは、更に、ＢＳのヒット／ミスを示す情報を
含むが、このＢＳヒット／ミス情報は、本実施例では使
われない。

【００３３】図２に戻って、コマンド送付先決定回路２
２６が処理コマンドを汎用演算器制御回路２３０に送付
すると、汎用演算器制御回路２３０は、処理コマンドに
より指定されたデータをＢＳ２０３から読み出し、デー
タアライナ２０４を通して汎用演算器２０２に送る。Ｂ
Ｓがミスすれば、指定されたデータは、主記憶３００か
ら読み出され、ＢＳに登録された後、データアライナ２
０４に送られる。汎用演算器２０２は、演算結果をデー
タアライナ２０４を通して出力する。本実施例ではスト
アスルー制御が採用されているので、演算結果はＢＳ２
０３と主記憶３００の双方に送られる。この時、ＢＳが
ヒットすれば演算結果はＢＳに書き込まれるが、ＢＳが
ミスすれば書き込まれない。汎用演算器２０２は、ま
た、処理コマンド完了応答を参照制御回路２２２に送
る。

【００３４】一方、コマンド送付先決定回路２２６が処
理コマンドを補助データ処理装置１に送付すると、補助
データ処理装置１は、処理コマンドに基づいて、第１オ
ペランドと第２オペランドを主記憶３００から読み出
し、それらを用いて演算を行なって、演算結果を主記憶
３００内の第１オペランド位置に書き込み、信号線２１
１を経由して処理コマンド完了応答を返す。

【００３５】図１に戻り、補助データ処理装置１は、各
命令処理装置２００から処理コマンドを受けてその実行
を制御する制御回路６、記憶装置３へのアクセスを制御
する記憶装置参照制御回路８、主記憶３００から読み出
されたデータを用いて演算を行なう演算回路９、及び演
算回路９の内部に一次的に保持されるデータのための管
理情報を保持し、そして操作するタグ回路７で構成され
る。

【００３６】制御回路６は、各処理コマンドの実行を複
数のステージに分けて制御する。これらのステージは、
本実施例では、各命令処理装置から送られる処理コマン
ドを保持し、そしてそれらの一つを選択するＰステー
ジ、選択された処理コマンドを解読してその要求する処
理を判定するＪステージ、第１オペランドを主記憶から
読み出すＲ１ステージ、第２オペランド前半部を主記憶
から読み出すＲ２０ステージ、第２オペランド後半部を
主記憶から読み出し、そして演算を行なうＲ２１ステー
ジ、及び演算結果を主記憶に書き戻し、そして当該処理
コマンドを発行した命令処理装置に処理コマンド完了応
答を返すＷステージで構成される。各命令処理装置から
送られた処理コマンドは、これらのステージに対応して
それぞれ設けられたレジスタ１０、２０、３０、４０、
５０、及び６０を遷移しながら、各ステージに対応した
処理の実行を制御する。Ｐレジスタ１０は、命令処理装
置ＩないしＮにそれぞれ割り当てられた複数のレジスタ
Ｐ１ないしＰｎの集合体である。

【００３７】ステージ遷移は、処理コマンド遷移制御回
路２１によって制御される。処理コマンド遷移制御回路
２１は、主記憶を参照する処理コマンドが、Ｒ１ステー
ジ、Ｒ２０ステージ、Ｒ２１ステージ、及びＷステージ
の全体を通じて高々１個しか存在しないように、相次ぐ
処理コマンドのステージ遷移を制御する。各ステージに
おける処理コマンドの存否は、各ステージに対応するレ
ジスタ内の有効フラグから判定される。また、処理コマ
ンドによる主記憶への参照の有無は、オーダ、第１オペ
ランド情報、第２オペランド前半部情報、及び第２オペ
ランド後半部情報から判定される。図１においては、図
を簡明にするため、各ステージに対応するレジスタへの
セット信号の図示は省略され、また、処理コマンドのス
テージ遷移パスは簡便な形式で表記されている。後でタ
イムチャートを用いて詳述するステージ遷移を参照すれ
ば、当業者は、処理コマンド遷移制御回路２１を容易に
実現することができるであろう。

【００３８】図４は、処理コマンドのオーダ１０３に応
じて行なわれる、各処理ステージにおける処理の概要を
示す。オーダに応じてＲ１ステージ以降のステージでの
処理が変わるので、図４には、Ｒ１ステージ、Ｒ２０ス
テージ、Ｒ２１ステージ、及びＷステージについて、転
送処理、計算処理、及びバイト比較処理が、例として示
されている。

【００３９】Ｒ１ステージは、第１オペランドを主記憶
から読み出すステージである。第１オペランドを主記憶
から読み出す必要がない場合、例えば転送処理の場合に
は、Ｒ１ステージは省略される。Ｒ２０ステージは、第
２オペランド前半部を含むブロックを主記憶から読み出
すステージである。第２オペランド前半部を主記憶から
読み出す必要がない場合には、Ｒ２０ステージは省略さ
れる。どのような場合にこのステージが省略されるか
は、後述する動作の説明から明らかになるであろう。Ｒ
２１ステージは、第２オペランド後半部を含むブロック
を主記憶から読み出し、第２オペランドの前半部と後半
部を連結して第２オペランドデータを形成して、演算を
行なうステージである。Ｒ２１ステージにおいて、第２
オペランド後半部を主記憶から読み出す必要がない時に
は、読み出し処理が省略されて、連結処理と演算処理の
みが行なわれる。Ｗステージは、演算結果を第１オペラ
ンドで指定される主記憶の領域に書き込み、処理コマン
ド完了応答を命令処理装置に送るステージである。処理
コマンド完了応答は、演算が正しく実行されたことを示
す信号や、演算結果の状態を示すコンディションコード
を含む。演算結果を主記憶に書き込む必要がない場合、
例えば比較処理の場合には、書き込み処理は省略され
る。

【００４０】更に、Ｗステージでは、Ｒ２１ステージで
読み出されたブロックのデータが、補助データ処理装置
１の内部に設けられた後述するデータメモリに、一時的
な保存のために書き込まれる。その目的は、第１公知例
と同様に、ある処理コマンドのために読み出したデータ
の一部を次の処理コマンドで使用し、それにより、主記
憶からのデータ読み出しを省略するためである。ただ
し、本発明では、複数の処理装置からの処理コマンドを
並行して実行するため、次に説明するように、データメ
モリは複数のエントリを有し、複数のブロックのデータ
を保持することができる。処理コマンドの第２オペラン
ド前半部で指定されるデータ、がデータメモリのいずれ
かのエントリに保持されていれば、Ｒ２０ステージは省
略される。

【００４１】図１に戻って、補助データ処理装置１内の
演算回路９は、その内部に、第１フェッチデータレジス
タ（ＦＤＲ１）９１、第２フェッチデータレジスタ（Ｆ
ＤＲ２）９２、複数のエントリを有するデータメモリ９
３、データ連結回路９４、専用演算器９５、及び演算結
果レジスタ９６を有する。ＦＤＲ１（９１）とＦＤＲ２
（９２）は、主記憶から読み出された第１オペランドと
第２オペランドをそれぞれ受け取る。ＦＤＲ２の内容は
データメモリ９３のエントリの一つに書き込まれる。デ
ータ連結回路９４は、データメモリ９３のエントリの一
つから読み出されたデータの一部と、主記憶から読み出
されたデータの一部を連結して、１ブロック長のデータ
を形成する。専用演算器９５は、データ連結回路９４の
出力とＦＤＲ１内のデータを用いて演算を行ない、その
結果を演算結果レジスタ９６に出力する。演算結果は、
条件コード（ＣＣ）と、演算結果データ（ＳＤＲ１）
と、マーク信号（Ｍ）とからなる。

【００４２】タグ回路７は、その内部に、タグレジスタ
７１と、ヒット／ミス判定回路７２を有する。タグレジ
スタ７１はデータメモリ９３と同数のエントリを有し、
各エントリは、有効フラグ（Ｖ）、命令処理装置番号
（ＩＰ）、及び開始アドレスと長さ（Ａｄｒ，Ｌｅｎ）
を保持する。タグレジスタ７１のエントリとデータメモ
リ９３のエントリの間には、セレクタ５１及び７３並び
にエントリ指定情報Ｔを介して、１対１の対応が保たれ
る。ヒット／ミス判定回路７２は、タグレジスタ７１を
管理し、特に、制御回路６から送られる命令処理装置番
号と第２オペランド前半部情報を、タグレジスタ７１の
各エントリの内容と照合する。

【００４３】参照制御信号選択回路３３は、Ｒ１ステー
ジ、Ｒ２０ステージ、Ｒ２１ステージ、及びＷステージ
において、主記憶が参照される時に使用される。また、
データメモリアドレス選択回路５１は、Ｒ２１ステージ
とＷステージにおいて、その前のステージで主記憶から
読み出されたデータがデータメモリ９３に書き込まれる
時に使用され、タグレジスタ書き込み信号選択回路３４
は、Ｒ２０ステージとＲ２１ステージにおいて、主記憶
から読み出されたデータに対応する命令処理装置番号、
開始アドレス、及び長さが、タグレジスタ７１に書き込
まれる時に使用される。しかしながら、前述のように、
処理コマンド遷移制御回路２１が、主記憶を参照する処
理コマンドはこれらのステージを通じて高々１個しか存
在しないように制御し、したがって、これらの選択回路
のどの一つも、同時に複数の処理コマンドによって使わ
れることはない。

【００４４】以上、図１に示されるシステムの構成の概
要を説明した。以下では、具体的な処理の例を用いて、
このシステムの動作を詳細に説明する。システムの構成
の詳細も、以下の動作の説明を通じて明らかにされる。

【００４５】図５は、転送処理の一例を概念的に示す。
この例では、命令処理装置Ｉが、１０Ｃ０番地から１３
５Ｆ番地までのデータを２０２０番地から２２ＢＦ番地
までに転送し、それと並行して、命令処理装置IIが、３
０２０番地から３０ＤＦ番地までのデータを４０８０番
地から４１３Ｆ番地までに転送する。説明を簡単にする
ために、これらのデータ領域は複数の領域に分割され、
それぞれの領域は、図示のように、符号ａ１…ａ６、ｂ
１…ｂ６、Ａ１…Ａ２、及びＢ１…Ｂ２で識別される。
例えば、領域ａ１は、１０Ｃ０番地から１０ＦＦ番地ま
でのデータ領域を示す。また、“−”で数字が連結され
た符号は、連続する複数の領域の全体を示すのに用いら
れる。例えば、“ｂ１−２”は、領域ｂ１と領域ｂ２か
らなる領域、すなわち、２０２０番地から２０ＦＦ番地
までのデータ領域を示す。

【００４６】前記の転送処理を実行するために、命令処
理装置Ｉは、Ｔ１１、Ｔ１２及びＴ１３で示される処理
コマンドを順に発行する。コマンドＴ１１は、領域ａ１
と領域ａ２内のデータを領域ｂ１−２に転送することを
指示し、同様にして、コマンドＴ１２及びＴ１３はそれ
ぞれの転送元アドレスと転送先アドレスを指定し、それ
により、領域ａ１−６内のデータを領域ｂ１−６に転送
する。また、命令処理装置IIは、コマンドＴ２１及びＴ
２２で示される処理コマンドを順に発行して、領域Ａ１
及びＡ２内のデータをそれぞれ領域Ｂ１及びＢ２に転送
する。

【００４７】コマンドＴ２１において、領域Ａ１が第２
オペランド前半部ではなく第２オペランド後半部で指定
されるのは、コマンドＴ２１により領域Ａ１内のデータ
と同時に読み出される領域Ａ２内のデータを、そのＷス
テージでデータメモリ９３に保存するためである。コマ
ンドＴ２１の第２オペランド前半部には、無効を示すコ
ード（図において“−”で示す）が設定される。また、
コマンドＴ２２において、領域Ａ２が第２オペランド前
半部で指定されるのは、データメモリに保存されている
領域Ａ２のデータを用い、それにより、Ｒ２０ステージ
を省略するためである。Ｔ２２コマンドの第２オペラン
ド後半部には、無効を示すコードが設定される。

【００４８】この例においては、３種類のオーダＴＳ、
Ｔ及びＴＲが用いられている。最初の文字“Ｔ”は転送
処理を示す。比較処理の場合には“Ｃ”、論理和計算の
場合には“Ｏ”が、“Ｔ”の代りに用いられる。それに
続く文字は一連のコマンドの最初もしくは最後を示し、
最初のコマンドには“Ｓ”（Ｓｅｔ）、最後のコマンド
には“Ｒ”（Ｒｅｓｅｔ）が付けられる。唯一のコマン
ド、すなわち最初でかつ最後のコマンドには、“ＳＲ”
が付けられる。

【００４９】図６は、図１に示される補助データ処理装
置１が図５に示される転送処理を実行する時のタイムチ
ャートである。補助データ処理装置１は、複数の動作サ
イクルを通って処理を進める。１動作サイクルの間に、
処理コマンドは、一つのステージにおける処理が遂行さ
れて、次のステージに遷移することができる。

【００５０】まず、命令処理装置Ｉから送られたコマン
ドＴ１１は、動作サイクル１においてＰ１レジスタ（１
０）に保持される。この時にはＰレジスタ１０内に他の
コマンドがないので、コマンドＴ１１は、処理コマンド
選択回路１１を通してＪレジスタ２０に送られる。

【００５１】動作サイクル２において、コマンドＴ１１
は、Ｊレジスタ２０に保持される。コマンドＴ１１内の
オーダは“転送処理”を示すので、Ｒ１ステージ遷移判
定回路２３は、Ｒ１ステージを不要と判定して、このコ
マンドをＲ１ステージ遷移選択回路２４の“ｎ”側出力
に送る。続いて、コマンドＴ１１は第２オペランド前半
部情報を持つので、この第２オペランド前半部情報と命
令処理装置番号が、ヒット／ミス判定回路７２に送られ
る。タグレジスタ７１に有効なエントリが存在しないの
で、ヒット／ミス判定回路７２は、エントリ番号“１”
をこのコマンドに割り当てて、タグレジスタがミスした
ことと、エントリ番号“１”が割り当てられたことと
を、Ｒ２０ステージ遷移判定回路３１に知らせる。こう
して割り当てられたエントリ番号は、Ｒ２０レジスタ４
０のＴ部にセットされ、そこから、Ｒ２１レジスタ５０
のＴ部、次いでＷレジスタ６０のＴ部へと、処理コマン
ドと共に遷移する。コマンドＴ１１は、Ｒ２０ステージ
遷移判定回路３１により、第２オペランド前半部を主記
憶から読み出すことを必要とすると判定され、Ｒ２０ス
テージ遷移選択回路３２の“ｙ”側出力を経由して、Ｒ
２０レジスタ４０に送られる。

【００５２】動作サイクル３において、コマンドＴ１１
は、Ｒ２０レジスタ４０に保持される。領域ａ１を含む
ブロックのための参照制御信号が、Ｒ２０レジスタ内の
第２オペランド前半部情報に基づいて生成され、参照制
御信号選択回路３３、記憶装置参照制御回路８、及びＭ
Ｓ制御回路３０１を経由して、主記憶３００に送られ
る。主記憶３００から読み出された領域ａ１を含むブロ
ック内のデータは、ＭＳ制御回路３０１及び記憶装置参
照制御回路８を経由して、演算回路９に転送される。Ｍ
Ｓ制御回路３０１は、指定されたブロックからデータが
読み出されたことを知らせる記憶装置応答を記憶装置参
照制御回路８に返すので、この応答に基づいて動作サイ
クル３の終了が判定される。なお、動作サイクル３に限
らず、記憶装置を参照するどの動作サイクルも、記憶装
置応答を受けて終了する。記憶装置応答を受けて、コマ
ンドＴ１１はＲ２１レジスタ５０に送られ、領域ａ１を
含むブロックのデータはＦＤＲ２（９２）に送られる。
また、コマンドＴ１１内の領域ａ１の開始アドレスと長
さ、及び命令処理装置番号は、タグレジスタ７１のエン
トリ１に書き込まれる。同時に、このエントリの有効フ
ラグＶは“１”にセットされる。

【００５３】動作サイクル４において、コマンドＴ１１
は、Ｒ２１レジスタ５０に保持される。Ｒ２１レジスタ
内の第２オペランド後半部情報に基づいて、Ｒ２０ステ
ージと同様な手順で、領域ａ２を含むブロック（領域ａ
２−３）内のデータが主記憶３００から読み出される。
続いて、ＦＤＲ２に保持されていた領域ａ１を含むブロ
ックのデータがデータメモリ９３のエントリ１に書き込
まれ、かつ、そのデータと主記憶から読み出された領域
ａ２−３のデータとが、データ連結回路９４に供給され
る。データ連結回路９４は、Ｒ２１レジスタ内の第２オ
ペランド前半部情報と第２オペランド後半部情報とに基
づいて、入力データから領域ａ１−２のデータを形成
し、専用演算器９５に送る。専用演算器９５は、Ｒ２１
レジスタ内のオーダと第１オペランド情報とに基づい
て、演算結果データ、マーク信号及びコンディションコ
ードを生成する。コマンドＴ１１内のオーダは“転送処
理”を示すので、ＦＤＲ１（９１）の内容は無視され
る。記憶装置応答を受けて、コマンドＴ１１はＷレジス
タ６０に、演算結果は演算結果格納レジスタ９６に、領
域ａ２−３のデータはＦＤＲ２に、それぞれ送られる。
領域ａ２の開始アドレスと長さから計算される領域ａ３
の開始アドレスと長さ、及び命令処理装置番号は、タグ
レジスタ７１のエントリ１に書き込まれる。

【００５４】動作サイクル５において、コマンドＴ１１
は、Ｗレジスタ６０に保持される。Ｗレジスタ内の第１
オペランド情報に基づいて領域ｂ１−２のアドレスが生
成され、演算結果格納レジスタ９６に保持されている演
算結果と共に、記憶装置参照制御回路８及びＭＳ制御回
路３０１を経由して、主記憶３００に送られ、そこに演
算結果データが書き込まれる。また、ＦＤＲ２に保持さ
れていた領域ａ２−３のデータは、データメモリ９３の
エントリ１に書き込まれる。記憶装置応答を受けて、コ
ンディションコードを含む処理コマンド完了応答が、処
理コマンド完了応答分配回路６１を経て、この処理コマ
ンドを発行した命令処理装置Ｉに送られる。演算結果デ
ータが主記憶に書き込まれる時、一致制御回路３０２
は、ＭＳ制御回路３０１から書き込みアドレスを受け
て、命令処理装置用一致制御信号線３２１を通して、各
命令処理装置２００内のＢＳ２０３にキャンセル要求を
送る。その結果、各ＢＳにおいて、書き込み動作が生じ
たブロックのデータが存在すれば、そのデータは無効化
され、それにより、主記憶とＢＳの間のデータ不一致が
防止される。キャンセル要求は、また、補助データ処理
装置用一致制御信号線３１１を通って補助データ処理装
置１にも送られ、補助データ処理装置内のデータメモリ
９３に同じブロックのデータが存在すれば、そのデータ
が無効化される。この無効化処理の詳細は後で説明す
る。

【００５５】このようにして、コマンドＴ１１は、領域
ａ１−２のデータを領域ｂ１−２に転送し、領域ａ２−
３のデータをデータメモリ９３のエントリ１に残す。領
域ａ２のデータは次のコマンドＴ１２にとって不要であ
り、領域ａ３のデータのみが保存されれば足りる。それ
にもかかわらず、本実施例では、領域ａ２のデータもま
たデータメモリ９３に書き込まれる。これは、所要領域
（本例では領域ａ３）のデータのみを抽出する回路が省
略されたためである。しかしながら、タグレジスタ７１
には領域ａ３のための参照情報のみが保持され、かつ、
データ連結回路９４は第２オペランド前半部情報（次の
コマンドＴ１２におけるａ３）を参照するので、データ
メモリ９３内に保持されるデータが領域ａ２のデータを
も含んでいても、誤りが生じる恐れはない。

【００５６】コマンドＴ１２は、コマンドＴ１１が動作
サイクル２においてＪレジスタ２０に保持されたことに
応じて、動作サイクル３においてＰ１レジスタに保持さ
れ、続いて、コマンドＴ１１が動作サイクル３において
Ｒ２０レジスタ４０に保持されたことに応じて、動作サ
イクル４においてＪレジスタ２０に保持される。前述し
たように、処理コマンド遷移制御回路２１は、主記憶を
参照する処理コマンドが、Ｒ１ステージ、Ｒ２０ステー
ジ、Ｒ２１ステージ及びＷステージを通じて高々１個し
か存在しないように制御する。その結果、コマンドＴ１
２は、コマンドＴ１１がＷステージを終了すると判定さ
れるまで、処理コマンド遷移制御ゲート２２により次の
レジスタへの移動を抑止され、したがって、動作サイク
ル５の終りまでＪレジスタ２０に留まる。

【００５７】動作サイクル５において、コマンドＴ１１
がＷステージを終了すると判定されると、コマンドＴ１
２は処理コマンド遷移制御ゲート２２を抜ける。コマン
ドＴ１２内のオーダは“転送処理”を示すので、Ｒ１ス
テージ遷移判定回路２３は、Ｒ１ステージを不要と判定
し、このコマンドをＲ１ステージ遷移選択回路２４の
“ｎ”側出力に送る。ヒット／ミス判定回路７２は、コ
マンドＴ１２内の第２オペランド前半部情報（ａ３）及
び命令処理装置番号を受けて、これらが、タグレジスタ
７１のエントリ１に登録されているデータ領域情報及び
命令処理装置番号と、それぞれ一致することを確認し、
タグレジスタがヒットしたことと、第２オペランド前半
部情報で示される領域ａ３がエントリ１に存在すること
とを、Ｒ２０ステージ遷移判定回路３１に知らせる。動
作サイクル４におけるコマンドＴ１１の処理の結果、動
作サイクル５において、領域ａ３の開始アドレスと長
さ、及び命令処理装置Ｉの識別番号が、タグレジスタ７
１のエントリ１に保持されていることに注意されたい。
こうして、コマンドＴ１２は、Ｒ２０ステージ遷移判定
回路３１により、第２オペランド前半部を主記憶から読
み出すことを必要としないと判定され、Ｒ２０ステージ
遷移選択回路３２の“ｎ”側出力を経由して、Ｒ２１レ
ジスタ５０に送られる。ヒット／ミス判定回路７２から
伝えられたエントリ番号“１”も、Ｒ２１レジスタのＴ
部に送られる。グレジスタがヒットした場合、すなわ
ち、データメモリ９３に所要データが存在する場合に、
Ｒ２０ステージをバイパスするのが、本発明の特徴の一
つである。

【００５８】動作サイクル６において、コマンドＴ１２
は、Ｒ２１レジスタ５０に保持される。Ｒ２１レジスタ
内の第２オペランド後半部情報に基づいて、Ｒ２０ステ
ージにおけるのと同様な手順により、領域ａ４−５のデ
ータが主記憶３００から読み出される。続いて、領域ａ
３を含むブロックのデータがデータメモリ９３のエント
リ１から読み出される。データ連結回路９４は、データ
メモリから読み出されたデータと主記憶から読み出され
たデータとから、領域ａ３−４のデータを形成して、専
用演算器９５に供給する。記憶装置応答に応じて、コマ
ンドＴ１２はＷレジスタ６０に、演算結果は演算結果格
納レジスタ９６に、領域ａ４−５のデータはＦＤＲ２
に、領域ａ５の開始アドレスと長さ、及び命令処理装置
番号はタグレジスタ７１のエントリ１に、それぞれ送ら
れる。

【００５９】動作サイクル７において、コマンドＴ１２
は、Ｗレジスタ６０に保持される。コマンドＴ１１の場
合と同様にして、演算結果が主記憶３００内の領域ｂ３
−４に書き込まれ、ＦＤＲ２内の領域ａ４−５のデータ
がデータメモリ９３のエントリ１に書き込まれ、処理コ
マンド完了応答が命令処理装置Ｉに送られ、更に、記憶
一致制御が行なわれる。このようにして、コマンドＴ１
２は、領域ａ３−４のデータを領域ｂ３−４に転送し、
領域ａ４−５のデータをデータメモリ９３に残す。

【００６０】他方、命令処理装置IIから送られたコマン
ドＴ２１は、動作サイクル４においてＰ２レジスタ（１
０）に保持され、コマンドＴ１２がＪステージを離れる
までそこに留まり、動作サイクル６においてＪレジスタ
２０に保持される。以後におけるコマンドＴ２１の処理
は、コマンドＴ１１のそれとほぼ同じである。異なるの
は、第２オペランド前半部が無効であるためにＲ２０ス
テージが不要であること、及びコマンドＴ２１にはエン
トリ２が割り当てられることの２点である。その後コマ
ンドＴ１３、続いてコマンドＴ２２が、コマンドＴ１２
と同様に処理される。

【００６１】このようにして、命令処理装置Ｉは領域ａ
１−６のデータを領域ｂ１−６に転送することができ、
それと並行して、命令処理装置IIは領域Ａ１−２のデー
タを領域Ｂ１−２に転送することができる。データメモ
リ９３の異なるエントリが異なる命令処理装置に割り当
てられて、この割り当てがタグ回路７によって示される
ため、命令処理装置Ｉにより発行された処理コマンド列
と、命令処理装置IIにより発行された処理コマンド列と
は、相互に妨害しあうことなく、独立に実行される。例
えば、命令処理装置Ｉにより発行されたコマンドＴ１２
とコマンドＴ１３の間に、命令処理装置IIにより発行さ
れたコマンドＴ２１が実行されるにもかかわらず、コマ
ンドＴ１３は、コマンドＴ１２によりデータメモリに保
存されたデータを用いて、その実行の開始が遅れた点を
除けば、あたかもコマンドＴ２１の実行がなかったかの
如くに、正常なステージ遷移を経て実行される。

【００６２】以上の説明から明らかなように、本発明に
よる補助データ処理装置１は、命令処理装置２００内の
汎用演算器２０２やＢＳ２０３を使うことなく、大量の
データの主記憶内転送処理を実行する。ＢＳが使用され
ないため、ＢＳが転送データにより埋め尽くされること
がなく、したがって、キャッシュ汚染に起因する性能低
下は生じない。

【００６３】本実施例においては、処理コマンドがデー
タメモリ９３に保持されているデータの使用を試みるた
びに、そのアドレスと長さをタグレジスタ７１に登録さ
れている情報に基づいて調べることによって、そのデー
タが所望のものか否かが判定される。したがって、すべ
ての処理コマンドでＴオーダが用いられても、支障はな
い。また、すべての処理コマンドでＴＳＲオーダが用い
られても、必要なデータが毎回主記憶から読み出される
ことになり、したがって、誤動作は生じない。この場合
には、毎回主記憶からデータを読み出さなければならな
いため、性能は低下するが、タグ回路７やデータメモリ
９３がなくても、転送処理を行なえることに注意された
い。例えば、タグ回路７が故障した時に、このような動
作へ切り替えることができる。

【００６４】また、タグレジスタ７１に命令処理装置番
号及びデータのアドレスと長さが保持されて、それらが
処理コマンド内の対応する情報と照合されるので、間違
ったデーを処理する誤りは確実に防止される。例えば、
ある命令処理装置に割り当てられたエントリが途中で他
の命令処理装置に割り当てられて、その内容が別のデー
タで置き換えられてしまっても、このことは、タグレジ
スタ内の命令処理装置番号又はデータのアドレスと長さ
の、少なくとも一方に反映される。命令処理装置番号が
変わっていれば、他の命令処理装置がデータを置き換え
たことが検出でき、また、データのアドレスと長さが変
わっていれば、必要なデータが存在しないことが検出で
きる。これらの場合には、必要なデータが主記憶から再
度読み出され、それにより、誤処理は防止される。この
事例は、後に図１３に示される。しかしながら、命令処
理装置番号又はデータのアドレスと長さのいずれか一方
をタグレジスタに登録するだけでも、大部分の誤処理が
防止できるであろう。

【００６５】図７は、比較処理と計算処理の例を概念的
に示す。前述の転送処理では、各処理コマンドにより、
１回のオペランド読み出しと１回の書き込みが行なわれ
る。これと比較すると、比較処理は、２回のオペランド
読み出しが行なわれて書き込みが行なわれない点に特徴
があり、計算処理は、２回のオペランド読み出しと１回
の書き込みが行なわれる点に特徴がある。図１に示され
た補助データ処理装置１は、このような型のデータ参照
を行なう処理も実行することができる。

【００６６】この例では、命令処理装置Ｉは、１０Ｃ０
番地から１２９Ｆ番地までのデータと２０２０番地から
２１ＦＦ番地までのデータを比較し、これと並行して、
命令処理装置IIが、３０２０番地から３１５Ｆ番地まで
のデータと４０８０番地から４１ＢＦ番地までのデータ
の論理和を計算して、その結果を４０８０番地から４１
ＢＦ番地までに格納する。命令処理装置Ｉは、Ｃ１１及
びＣ１２で示される処理コマンドを順に発行する。これ
らのコマンド内のオーダは“Ｃ”で始まっており、これ
は比較を表わす。コマンドＣ１１は、領域ａ１−２のデ
ータと領域ｂ１−２のデータを比較することを要求し、
コマンドＣ１２は、領域ａ３−４のデータと領域ｂ３−
４のデータを比較することを要求し、全体として領域ａ
１−４のデータと領域ｂ１−４のデータを比較する。他
方、命令処理装置IIは、Ｏ２１及びＯ２２で示される処
理コマンドを順に発行して、それにより、領域Ａ１−３
のデータと領域Ｂ１−３のデータの論理和を計算し、結
果を領域Ｂ１−３に格納することを要求する。これらの
コマンド内のオーダは“Ｏ”で始まっており、これは論
理和計算を表わす。

【００６７】図８は、図１に示される補助データ処理装
置１が図７に示される処理を実行する時のタイムチャー
トである。まず、命令処理装置Ｉから送られたコマンド
Ｃ１１は、動作サイクル１においてＰ１レジスタ（１
０）に保持される。この時はＰレジスタ１０内に他のコ
マンドがないので、コマンドＣ１１は直ちにＪレジスタ
２０に送られる。

【００６８】動作サイクル２において、コマンドＣ１１
は、Ｊレジスタ２０に保持される。コマンドＣ１１内の
オーダは“比較処理”を示すので、Ｒ１ステージ遷移判
定回路２３は、Ｒ１ステージが必要と判定し、このコマ
ンドをＲ１ステージ遷移選択回路２４の“ｙ”側出力に
送る。

【００６９】動作サイクル３において、コマンドＣ１１
はＲ１レジスタ３０に保持される。領域ｂ１−２を含む
ブロックのための参照制御信号が、Ｒ１レジスタ内の第
１オペランド情報に基づいて生成され、このブロック内
のデータが、主記憶３００から読み出されて、ＦＤＲ１
（９１）に転送される。コマンドＣ１１は第２オペラン
ド前半部情報を持つので、この第２オペランド前半部情
報と命令処理装置番号が、ヒット／ミス判定回路７２に
送られる。タグレジスタ７１に有効なエントリが存在し
ないので、ヒット／ミス判定回路７２は、タグレジスタ
がミスしたことと、エントリ１が割り当てられたことと
を、Ｒ２０ステージ遷移判定回路３１に知らせる。コマ
ンドＣ１１は、Ｒ２０レジスタ４０に送られる。

【００７０】動作サイクル４において、コマンドＣ１１
は、Ｒ２０レジスタ４０に保持される。領域ａ１を含む
ブロックのデータが、Ｒ２０レジスタ内の第２オペラン
ド前半部情報に基づいて主記憶３００から読み出され、
演算回路９に転送される。更に、コマンドＣ１１はＲ２
１レジスタ５０に、領域ａ１を含むブロックのデータは
ＦＤＲ２（９２）に、領域ａ１の開始アドレスと長さ、
及び命令処理装置番号はタグレジスタ７１のエントリ１
に、それぞれ送られる。

【００７１】動作サイクル５において、コマンドＣ１１
は、Ｒ２１レジスタ５０に保持される。Ｒ２１レジスタ
内の第２オペランド後半部情報に基づいて、領域ａ２−
３のデータが主記憶３００から読み出される。続いて、
ＦＤＲ２に保持されていた領域ａ１を含むブロックのデ
ータがデータメモリ９３のエントリ１に書き込まれ、か
つ、そのデータと主記憶から読み出された領域ａ２−３
のデータとが、データ連結回路９４に供給される。デー
タ連結回路９４は、Ｒ２１レジスタ内の第２オペランド
前半部情報と第２オペランド後半部情報に基づいて、領
域ａ１−２のデータを形成し、専用演算器９５に供給す
る。専用演算器９５は、Ｒ２１レジスタ内のオーダと第
１オペランド情報に基づいて、データ連結回路９４から
のデータ（ａ１−２）とＦＤＲ１からのデータ（ｂ１−
２）を比較し、その結果を示すコンディションコード
（ＣＣ）を生成する。記憶装置応答に応じて、コマンド
Ｃ１１はＷレジスタ６０に、コンディションコードは演
算結果格納レジスタ９６に、領域ａ２−３のデータはＦ
ＤＲ２に、領域ａ３の開始アドレスと長さ、及び命令処
理装置番号はタグレジスタ７１のエントリ１に、それぞ
れ送られる。

【００７２】動作サイクル６において、コマンドＣ１１
は、Ｗレジスタ６０に保持される。コマンドＣ１１内の
オーダは比較処理を示すので、主記憶への書き込みは行
なわれず、処理コマンド完了応答が、コンディションコ
ードと共に、この処理コマンドを発行した命令処理装置
Ｉに送られる。また、ＦＤＲ２に保持されている領域ａ
２−３のデータは、データメモリ９３のエントリ１に書
き込まれる。このようにして、コマンドＣ１１は、領域
ａ１−２のデータと領域ｂ１−２のデータを比較する。

【００７３】コマンドＣ１１に続いて発行されたコマン
ドＣ１２は、動作サイクル９においてＲ１レジスタ３０
に保持されて、第１オペランド（ｂ３−４）を主記憶３
００からＦＤＲ１に読み出し、動作サイクル１０におい
て、Ｒ２０ステージをバイパスして、Ｒ２１レジスタ５
０に保持される。Ｒ２０ステージがバイパスされるの
は、第２オペランド前半部で指定される領域ａ３のデー
タが、データメモリ９３のエントリ１に保持されている
ので、主記憶からの読み出しが不要と判定されたからで
ある。このメカニズムの説明は、転送処理の説明におい
て既になされているので、省略する。動作サイクル１０
において、第２オペランド後半部情報で指定される領域
ａ４のデータが主記憶３００から読み出され、データメ
モリ９３内の領域ａ３のデータと連結されて、領域ａ３
−４のデータを形成する。専用演算器９５は、このデー
タをＦＤＲ１内の領域ｂ３−４のデータと比較する。

【００７４】一方、命令処理装置IIから送られたコマン
ドＯ２１は、動作サイクル２においてＰ２レジスタ（１
０）に保持され、動作サイクル３から動作サイクル５ま
でＪレジスタ２０に保持される。これは、先に説明した
ように、先行するコマンドＣ１１が、動作サイクル５ま
で主記憶を参照するためである。コマンドＯ２１は、第
１オペランド情報を持ち、したがって、動作サイクル６
においてＲ１レジスタ３０に保持され、領域Ｂ１を含む
ブロックのデータを主記憶３００からＦＤＲ１に読み出
す。それと同時に、エントリ番号“２”が割り当てられ
る。続く動作サイクル７では、コマンドＯ２１が第２オ
ペランド前半部情報を持たないために、Ｒ２０ステージ
がバイパスされ、コマンドＯ２１はＲ２１レジスタ５０
に保持されて、Ｒ２１ステージの処理が行なわれる。そ
の結果、領域Ａ１−２を含むブロックのデータが読み出
され、領域Ｂ１のデータと領域Ａ１のデータの論理和が
計算されて、結果が演算結果格納レジスタ９６に送られ
る。動作サイクル８において、コマンドＯ２１はＷレジ
スタ６０に保持されて、演算結果を主記憶３００に書き
込み、領域Ａ１−２を含むブロックのデータをデータメ
モリ９３のエントリ２に格納し、そして処理コマンド完
了応答を命令処理装置IIに送る。

【００７５】コマンドＯ２１に続いて送られるコマンド
Ｏ２２は、コマンドＣ１２がＲ２１ステージで最後の主
記憶参照を行なうのを待って、動作サイクル１１におい
てＲ１レジスタ３０に保持され、第１オペランド（Ｂ２
−３）を主記憶３００から読み出す。第２オペランド前
半部情報により指定される領域Ａ２のデータが、データ
メモリ９３のエントリ２に保持されているので、Ｒ２０
ステージはバイパスされる。動作サイクル１２におい
て、コマンドＯ２２はＲ２１レジスタに保持されて、第
２オペランド後半部（Ａ３）を主記憶３００から読み出
し、データメモリ９３のエントリ２内の第２オペランド
前半部（Ａ２）と連結して領域Ａ２−３のデータを形成
し、そしてこれを第１オペランド（Ｂ２−３）と比較す
る。

【００７６】以上の説明から明らかなように、図１に示
される補助データ処理装置１は、複数の命令処理装置２
００から送られる転送処理、比較処理及び論理和処理を
要求する処理コマンドを受け付けて、それらを独立に処
理することができる。

【００７７】これまでの説明において、第１オペランド
は読み出し、書き込み、又は読み出しと書き込みの双方
の対象とすることができ、第２オペランドは読み出しの
みの対象とすることができる。しかしながら、各オペラ
ンドの読み出し／書き込み機能は、これらの組み合わせ
に限られない。これらの機能は、各処理ステージにおい
て主記憶参照制御信号の生成のために使われる、処理コ
マンド内のオペランド指定フィールドを変更することに
より、容易に変更することができる。また、オペランド
の数も２つに限られない。これは、処理コマンドの形式
と処理ステージの段数の選択の問題である。更に、処理
の種類も、転送処理、比較処理及び論理和処理に限られ
ない。適当なオーダコードを他の必要な処理に割り当て
るとともに、必要な演算回路を専用演算器９５に付加す
ることは、容易である。

【００７８】次に、記憶一致制御が確実に行なわれるこ
とを説明する。図９は、図５に示される転送処理におい
て、記憶装置３から一致制御信号が送られて、データレ
ジスタ９３に保持されているデータが無効化された場合
の、タイムチャートである。ここでは、領域ａ５のデー
タについて、記憶装置から記憶一致制御信号が送られ
て、無効化と再読み出しが行なわれる場合を説明する。
一致制御による無効化が行なわれない場合には、図６の
タイムチャートに示されるように、領域ａ５のデータ
は、動作サイクル７においてデータメモリのエントリ１
に格納され、動作サイクル１０においてそこから読み出
される。したがって、最もクリティカルなのは、動作サ
イクル９において、記憶一致制御が行なわれてこのデー
タが無効化される場合である。よって、この場合のみを
詳細に説明する。

【００７９】動作サイクル９において、一致制御回路３
０２から、補助データ処理装置用一致制御信号線３１１
を通して、領域ａ５に属するアドレス（１２Ｅ０）が一
致制御アドレスとして伝えられると、記憶装置参照制御
回路８は、そのアドレスを一致制御用タグ制御線８１を
通してタグ回路７に送る。ヒット／ミス判定回路７２
は、タグレジスタ７１の中で、一致制御アドレスに該当
するアドレスを保持しているエントリを探索する。この
場合、エントリ１がヒットする。そこで、ヒット／ミス
判定回路７２は、エントリ１のＶビットを、有効なデー
タが存在しないことを示す“０”にリセットして、それ
により、エントリ１を無効化する。この動作サイクルの
終り頃、コマンドＴ１３は領域ａ５の探索を要求する。
しかしながら、ヒット／ミス判定回路７２は、領域ａ５
のアドレス等を保持しているエントリ１が無効化されて
いるので、“ミス”の答えを返し、同時に、この時空い
ている（無効な）エントリ１を、コマンドＴ１３に割り
当てる。

【００８０】その結果、コマンドＴ１３は、動作サイク
ル１０において、Ｒ２１ステージに跳ばずに、Ｒ２０ス
テージに遷移して、領域ａ４−５のデータを主記憶３０
０から読み出す。動作サイクル１０では、領域ａ５の最
新のデータが主記憶に保持されており、したがって、コ
マンドＴ１３は、この最新のデータを用いて処理を行な
うことができる。コマンドＴ１３内の領域ａ５のアドレ
スと長さ、及び命令処理装置番号は、新たに割り当てら
れたタグレジスタ７１のエントリ１に登録される。

【００８１】なお、本実施例では、無効化による記憶一
致制御が行なわれるため、データ転送先のデータがＢＳ
に登録されている場合には、そのデータを含むＢＳエン
トリが無効化されてしまう。このようなことは稀にしか
起きないと予想されるが、そのような事態は、データ転
送先領域がＢＳにあるか否かを処理コマンドの発行前に
判定することによって、回避することができる。その詳
細は後で説明する。

【００８２】次に、命令処理装置２００内の汎用演算器
２０２と本発明による補助データ処理装置１の、選択的
使用を説明する。これらを適切に選択して使用すること
により、キャッシュ汚染を防ぎながら、高速にデータを
処理することができる。この選択機能は、命令処理装置
２００の内部に設けられたコマンド送付先決定回路２２
６（図２）により、判定テーブル２２７に従って遂行さ
れる。

【００８３】図１０は、判定テーブル２２７の例を示
す。判定テーブル２２７は、重複判定回路２２５から送
られるオペランド重複の有無、命令解読回路２２１から
送られる総データ長と第１オペランドの更新の有無、及
びＢＳヒット／ミス判定回路２２４から送られる各オペ
ランドのＢＳヒット／ミス判定結果に基づいて、処理コ
マンドの送り先を決定する。図において、記号“−”
は、対応する情報の値が判定に無関係であることを表わ
す。

【００８４】重複判定回路２２５は、オペランドが重複
する処理コマンド、すなわち、第１オペランドに書き込
まれるデータが、第２オペランドの読み出しデータにな
る処理コマンドを検出する。このような重複があると、
書き込みデータを第２オペランドに反映させる必要があ
るため、処理が複雑になる。専用演算器９５の構造を簡
単にするため、この実施例では、オペランドが重複する
処理コマンドは、重複するオペランドを処理できる汎用
演算器２０２に送られる。しかし、専用演算器９５を重
複するオペランドでも処理できるように構成して、重複
判定回路２２５を除いてもよい。

【００８５】次に、総データ長が、ＢＳの容量に応じて
予め定めまる規定値と比較される。総データ長がＢＳの
容量よりも十分に小さければ、キャッシュ汚染はあまり
問題にならない。したがって、総データ長が前記規定値
未満ならば、汎用演算器２０２が選択される。この規定
値が小さいほどキャッシュ汚染防止効果は大きく、その
値は“０”であってもよい。総データ長がこの規定値未
満でなく、かつ、第１オペランドが更新される場合に
は、各オペランドについてＢＳのヒット／ミスが判定さ
れる。第１オペランドがヒットした場合には、補助デー
タ処理装置１が用いらると、ＢＳに登録されている第１
オペランドが記憶一致制御により無効化されてしまう。
そこで、主記憶からＢＳへのブロック転送の回数がなる
べく少なくなるように、選択が行なわれる。すなわち、
第１オペランドがヒットし、かつ、第２オペランドの前
半部と後半部の少なくとも一方がヒットする場合には、
汎用演算器２０２が選択される。なお、第２オペランド
の前半部又は後半部が使われなければ、その部分はヒッ
トと判定される。この場合には、１回のブロック転送処
理が生じうる。

【００８６】第１オペランドがヒットし、かつ、第２オ
ペランドの前半部と後半部が共にミスする場合には、汎
用演算器２０２が用いられると２回のブロック転送処理
が生じるので、補助データ処理装置１が選択される。こ
の場合には、ブロック転送処理が起きない代わりに、Ｂ
Ｓに登録されている第１オペランドが無効化される。そ
の後の処理でこの第１オペランドのデータが必要になっ
た時には、ブロック転送処理が起きるが、この１回のブ
ロック転送で済む。第１オペランドがミスした場合に
は、第１オペランドがＢＳにないので、補助データ処理
装置１が選択される。また、第１オペランドが更新され
ない場合には、記憶一致制御による無効化は生じないの
で、補助データ処理装置１が選択される。このように、
各オペランドのヒット／ミスに応じて処理コマンドの送
付先を変えることにより、ＢＳのキャッシュ汚染を防ぎ
ながら、高速でデータを処理することができる。

【００８７】図１０に示される判定テーブルの構成はあ
くまでも一つの例であり、この組み合わせに限られるこ
とはない。例えば、総データ長が規定値以上であれば、
各オペランドのヒット／ミスに係わらず、補助データ処
理装置１が選択されるようにしてもよい。また、第１オ
ペランドが更新され、かつ、それがＢＳに登録されてい
る場合に、第２オペランドのヒット／ミスに係わらず、
汎用演算器２０２が選択されるようにしてもよい。更
に、ＢＳの書き込み制御方法（ストアスルー／ストアイ
ン）に応じて、ブロック転送処理の回数が少なくなるよ
うに、判定テーブルの内容を変えることもできる。

【００８８】データメモリ９３のエントリの数は任意で
あるが、すべての命令処理装置にエントリが公平に割り
当てられて、命令処理装置が相互に干渉することなく独
立して動作できることが望ましい。そのためには、少な
くとも命令処理装置の台数に等しい数のエントリを設け
るのがよい。エントリの数と命令処理装置の数が等しい
場合には、命令処理装置番号とそれに割り当てられるエ
ントリ番号を等しくすることにより、タグレジスタ７１
への命令処理装置番号の登録を省略することができる。

【００８９】エントリの数が命令処理装置の数よりも少
ない場合には、タグレジスタ７１の参照又はそれへの登
録を、オーダの第２以降の文字に応じて制限することが
できる。例えば、文字“Ｒ”を含むオーダは最後の主記
憶参照を示すので、たとえそのＲ２１ステージにおいて
データが主記憶から読み出されても、そのデータがデー
タメモリ９３に登録されるのを阻止して、割り当てられ
たエントリを解放することができる。データメモリのエ
ントリを極力早く解放して、それを他の命令処理装置に
割り当てることにより、少ないエントリが有効に利用さ
れる。また、タグレジスタに登録された命令処理装置番
号を監視し、１台の命令処理装置にはせいぜい１個のエ
ントリしか割り当てられないように管理して、公平さを
保つことが望ましい。

【００９０】図１１は、本発明の第２の実施例を示す。
この実施例は、Ｐレジスタ１０とコマンド選択回路１１
の間にコマンドマスク回路１２が設けられて、補助デー
タ処理装置１を使用中の命令処理装置から送られる処理
コマンドを優先して処理し、それにより、補助データ処
理装置１内のデータメモリの少数のエントリを有効に利
用する点に特徴がある。したがって、この実施例は、デ
ータメモリのエントリの数が、補助データ処理装置１と
接続された命令処理装置２００の台数よりも、少ない場
合に適している。コマンドマスク回路１２と直接の関係
がない部分は、図１に示されたものと同じなので、図示
されていない。

【００９１】図１２は、コマンドマスク回路１２の詳細
を示す。コマンドマスク回路は、その内部に、補助デー
タ処理装置１の使用が許された命令処理装置の番号を保
持するレジスタ１３を持つ。すなわち、レジスタ１３
は、補助データ処理装置１内のデータメモリのエントリ
の数“ｍ”と同じ個数のエントリを持ち、そこに、コマ
ンド選択回路１１で選択された命令処理装置の番号を保
持する。コマンドマスク回路１２は、また、命令処理装
置と１対１対応に設けられ、Ｐ１レジスタないしＰｎレ
ジスタにそれぞれ接続された、サブマスク回路１５を持
つ。

【００９２】サブマスク回路１５のそれぞれは、その内
部に、レジスタ１３のエントリと１対１対応に設けられ
た利用可否判定回路１６を持つ。利用可否判定回路１６
のそれぞれは、その利用可否判定回路が属するサブマス
ク回路に対応する命令処理装置からの処理コマンドと、
レジスタ１３の対応するエントリの内容とを受ける。各
利用可否判定回路は、対応する命令処理装置からの処理
コマンド内の命令処理装置番号を、レジスタ１３の対応
するエントリに登録された命令処理装置番号と比較し
て、命令処理装置番号が一致し、かつ、その処理コマン
ドが有効な場合、もしくはレジスタ１３のそのエントリ
に何も登録されていない場合に、ゲート１７を“ＯＮ”
にして、その処理コマンドをコマンド選択回路１１へ通
す。

【００９３】要するに、これらのサブマスク回路１５
は、処理コマンドを発行した各命令処理装置の番号を、
レジスタ１３に登録されているすべての命令処理装置番
号と比較し、一致が検出された時、もしくはレジスタ１
３に空きエントリがある時に、その処理コマンドをコマ
ンド選択回路１１に通す。命令処理装置番号のレジスタ
１３への登録と削除は、処理コマンド内のオーダで制御
することができる。例えば、オーダが文字“Ｓ”を含む
時にその処理コマンドをレジスタ１３に登録し、オーダ
が“Ｒ”を含む時に登録を削除すればよい。このような
制御により、一連の処理コマンドが連続して処理される
ことになる。

【００９４】図１３は、図１に示される補助データ処理
装置１において、データメモリがただ１個のエントリし
か持たない（ｍ＝１）場合に、図５に示される転送処理
が実行される時のタイムチャートである。図１に示され
る補助データ処理装置においては、コマンド選択回路１
１が処理コマンドを到着順に出力する。したがって、命
令処理装置Ｉからの処理コマンドと命令処理装置IIから
の処理コマンドが、交互にデータメモリを使い、データ
メモリに保持されているデータを置き換えてしまう。そ
の結果、動作サイクル１０及び１３において、データを
主記憶から再度読み出すことが必要になる。しかしなが
ら、タグレジスタの内容はそれが参照される前に変更さ
れ終わっているため、誤動作は生じないことに注意され
たい。例えば、動作サイクル９において、コマンドＴ１
３がタグレジスタを参照するが、既にコマンドＴ２１が
タグレジスタの内容を変更してしまつている。

【００９５】他方、図１４は、図１１に示される補助デ
ータ処理装置１において、データメモリがただ１個のエ
ントリしか持たない（ｍ＝１）場合に、図５に示される
転送処理が実行される時のタイムチャートである。図１
１に示される補助データ処理装置においては、コマンド
マスク回路１２が、先に受け付けられた命令処理装置Ｉ
からの処理コマンドを優先して選択し、したがって、コ
マンドＴ１１、コマンドＴ１２及びコマンドＴ１３が連
続して処理される。その結果、主記憶からのデータの再
読み出しが起きず、図１３に示された場合よりも処理速
度が高い。ただし、命令処理装置IIからの処理コマンド
の実行の開始は遅れる。

【００９６】図１５は、本発明の第３の実施例を示す。
この第３の実施例は、記憶装置３の内部に、主記憶３０
０のデータの写しを保持するワーク記憶（ＷＳ）３３０
を有する点に特徴がある。ワーク記憶と関係のない部分
は、図１と同じなので、その細部が省略されている。ワ
ーク記憶は、命令処理装置内のＢＳと主記憶の間に存在
する第２のキャッシュメモリと呼ぶことができる。ワー
ク記憶は、その容量はＢＳよりも大きいが主記憶よりも
小さく、その速度はＢＳよりも低いが主記憶よりも高い
という特徴を持つ。主記憶とワーク記憶に関する書き込
み動作は、例えば、ストアイン方式で制御されてよい。
必要なデータがワーク記憶にあれば、主記憶のアクセス
時間が見かけ上短縮される。したがって、ワーク記憶を
設けることにより、本発明による補助データ処理装置の
処理速度が増大し、その結果、システムの処理速度が更
に改善される。主記憶のアクセス時間が見かけ上短縮さ
れても、補助データ処理装置１の動作順序は第１の実施
例のそれと変わらない。

【００９７】必要なデータがワーク記憶にない場合に
は、主記憶からワーク記憶にそのデータを書き込んでか
ら参照するのが普通である。しかし、別の方法も可能で
ある。例えば、ちょうど１ブロックに対応するデータが
補助データ処理装置から書き込まれる時には、主記憶か
らの読み出しを省略して、ワーク記憶内の確保されたブ
ロックにだけ書き込んでもよい。なぜなら、この場合に
は、主記憶から読み出されたブロックのデータの全体
が、補助データ処理装置からのデータで置換されるから
である。

【００９８】次に、ワーク記憶（ＷＳ）３３０について
もキャッシュ汚染を防止する方法を説明する。例えば、
前述した補助データ処理装置１に加えて、主記憶に直結
する第２の補助データ処理装置を付加し、ワーク記憶の
ヒット／ミスに応じて、処理コマンドの送付先を第１の
補助データ処理装置と第２の補助データ処理装置の間で
切り替えることができる。この機構はこれまでの説明か
ら容易に理解できると思われるので、その詳細の説明は
省略する。以下では、ワーク記憶がミスした時に主記憶
から読み出されるデータのワーク記憶への登録を、参照
要求の発行元に応じて許容又は禁止し、それによりワー
ク記憶のキャッシュ汚染を防止する機構を説明する。

【００９９】図１６は、前記のキャッシュ汚染防止機構
を備えたワーク記憶（ＷＳ）３３０の構成を示す。この
ワーク記憶は、参照（読み出し又は書き込み）要求を保
持する参照要求保持レジスタ３３３、ワーク記憶データ
を格納するワーク記憶キャッシュ３３４、参照要求の種
類とワーク記憶キャッシュのヒット／ミス判定結果とに
応じて参照先を決定する参照先決定回路３３５、ワーク
記憶キャッシュがミスした時に、主記憶３００からデー
タを転送して、ワーク記憶キャッシュ３３４に登録する
ＷＳミス制御回路３３６、主記憶３００への参照制御信
号を選択する主記憶制御信号選択回路３３７、書き込み
データの転送先をワーク記憶キャッシュ３３４と主記憶
３００の間で切り替えるデータ書き込み先選択回路３３
８、及び主記憶３００から読み出されたデータが、ワー
ク記憶キャッシュ３３４に書き込まれるか又はそれをバ
イパスするかを制御する、読み出しデータ転送先選択回
路３３９から構成される。ワーク記憶キャッシュ３３４
に保持されるデータの単位は、ＢＳ２０３と同じく２５
６Ｂである。

【０１００】図１７は、参照先決定回路３３５の内部に
設けられる判定テーブル４００の例を示す。判定テーブ
ル４００は、参照要求の種類とワーク記憶キャッシュの
ヒット／ミスとに応じて、ワーク記憶キャッシュ３３４
へのデータ登録と、データ転送経路とを制御する。本実
施例におけるワーク記憶３３０は、ストアイン型であ
る。参照要求元と参照の型を識別するために、４種類の
参照要求が用意される。通常読み出し要求と通常書き込
み要求は、命令処理装置２００内のＢＳ２０２により発
行され、直接読み出し要求と直接書き込み要求は、補助
データ処理装置１により発行される。図中の“データの
流れ”の欄において、括弧で囲まれた部分は、最初に行
なわれる付加的処理を示す。例えば、通常読み出し要求
の処理においてワーク記憶（ＷＳ）がミスした場合に
は、まず、必要なデータが主記憶（ＭＳ）からワーク記
憶（ＷＳ）に転送されて、そこに登録され、その後に、
そのデータが参照要求元に転送される。

【０１０１】命令処理装置からの、通常読み出し要求か
又は通常書き込み要求が実行される時に、ワーク記憶が
ミスすると、指定されたアドレスのデータが主記憶３０
０から読み出されて、ワーク記憶キャッシュ３３４に登
録され、その後に、要求された動作が実行される。ワー
ク記憶はストアイン型であるため、主記憶から読み出さ
れたデータがワーク記憶キャッシュに登録される時に、
それまでワーク記憶キャッシュに格納されていたデータ
が主記憶に書き戻されることがある。これらの動作は、
ＷＳミス制御回路３３６により制御される。

【０１０２】補助データ処理装置からの、直接読み出し
要求か又は直接書き込み要求が実行される時には、ワー
ク記憶のヒット／ミスに応じて、参照先が切り替えられ
る。ワーク記憶がヒットした場合の処理は、通常読み出
し要求又は通常書き込み要求の処理と同じである。直接
読み出し要求の処理においてワーク記憶がミスした場合
には、主記憶にデータ転送要求が送られ、主記憶から送
られるデータは、ワーク記憶キャッシュに書き込まれ
ず、それをバイパスして、参照要求発行元に転送され
る。ＷＳミス制御回路３３６を介さないで主記憶にデー
タ転送要求を送るために、主記憶制御信号選択回路３３
７が設けられており、主記憶から送られるデータにワー
ク記憶キャッシュをバイパスさせるために、読み出しデ
ータ転送先選択回路３３９が設けられている。直接書き
込み要求の処理においてワーク記憶がミスした場合に
は、書き込みデータは、ワーク記憶キャッシュに書き込
まれず、それをバイパスして、主記憶に書き込まれる。
書き込みデータにワーク記憶キャッシュをバイパスさせ
るために、データ書き込み先選択回路３３８が設けられ
ている。これらの選択回路は、参照先決定回路３３５に
より制御される。このようにして、ワーク記憶がミスし
た時に主記憶から読み出されるデータのワーク記憶への
登録が、参照要求発行元に応じて許容又は禁止され、そ
れにより、ワーク記憶のキャッシュ汚染が防止される。

【０１０３】ワーク記憶へのデータ登録を制御する前記
の技法は、ＢＳに応用しても有効である。すなわち、命
令処理装置の内部に、直接読み出し要求及び直接書き込
み要求を発行する回路を設け、それにより、ＢＳがミス
した時にＢＳをバイパスしてワーク記憶又は主記憶を直
接参照して、ＢＳ又はワーク記憶のキャッシュ汚染を防
ぐことが可能である。

【０１０４】図１８は、前記のように変更された命令処
理装置２００の構成の一例を示す。図２で用いられてい
るのと同じ参照数字は、同等のコンポーネントを表わ
す。図２に示されるコンポーネントに加えて、補助演算
器２０６、補助演算器制御回路２４０、データ転送先選
択回路２４４及びＢＳバイパスデータ線２４５が設けら
れる。主記憶は２５６Ｂのブロックを単位として参照さ
れるのに、汎用演算器２０２は２５６Ｂ幅のデータメモ
リを持たないので、比較処理など二つの主記憶データを
必要とする処理や、２個のブロックにまたがるデータの
処理を遂行することができない。そこで、２５６Ｂ幅の
データメモリを持つ補助演算器２０６が設けられる。補
助演算器２０６と補助演算器制御回路２４０は、全体と
して、第１図に示された補助データ処理装置１と同様に
構成され、それにより、転送処理や計算処理を汎用演算
器によるよりも高速で処理する。また、内部に保持する
データに対して記憶一致制御が行なわれるので、複数台
の命令処理装置が存在しても誤動作は生じない。ただ
し、データは命令処理装置２００と記憶装置３の間で１
６Ｂずつ転送されるために、補助演算器２０６には、１
６Ｂずつ到来するデータを２５６Ｂのデータブロックに
まとめ、そして、２５６Ｂのデータブロックを１６Ｂず
つ送出する回路が設けられる。

【０１０５】補助演算器制御回路２４０は、ＢＳがヒッ
トすればＢＳ２０３に参照要求（２４３）を送り、ＢＳ
がミスすれば記憶装置３に直接読み出し要求又は直接書
き込み要求（２４２）を送る。このように参照要求送付
先を切り替えるために、補助演算器制御回路２４０は、
図１６に示された参照先決定回路３３５及び主記憶制御
信号選択回路３３７と同様な回路を含む。参照の型（読
み出し／書き込み）は処理コマンド内のオーダに基づい
て決定され、また、図３を参照して説明したように、処
理コマンド内の各オペランド情報はＢＳヒット／ミス情
報を含むので、これらの情報に従って参照要求送付先が
切り替えられる。データ転送先選択回路２４４は、補助
演算器制御回路２４０が直接読み出し要求を発行した時
に、記憶装置３から送られるデータにＢＳ２０３をバイ
パスさせる。ＢＳ２０３はストアスルー型なので、デー
タ書き込み先選択回路は必要がない。

【０１０６】コマンド送付先決定回路２２８は、処理コ
マンドの送付先を、補助データ処理装置１、汎用演算器
制御回路２３０及び補助演算器制御回路２４０の中から
選択する。したがって、その判定テーブル２２９の内容
は、図２及び１５に示された判定テーブル２２７のそれ
とは若干異なる。図１９は、図１８に示される判定テー
ブル２２９の例を示す。図１０に示される判定テーブル
２２７（図２）との相違点は、キャッシュ汚染が予防さ
れるので、総データ転送長と規定値の比較が省略される
ことと、更新されるべき第１オペランドがＢＳヒットを
示せば、無効化によるブロック再転送を避けるために、
第２オペランドのヒット／ミスにかかわらず補助演算器
が選択されることの、２点である。第１オペランドがＢ
Ｓヒットを示し、かつ、第２オペランドがＢＳミスを示
す時には、主記憶から第２オペランドが２回（前半部と
後半部）転送される場合が生じるかも知れない。しか
し、ＢＳへの登録が行なわれないため、キャッシュ汚染
は起きない。第１オペランドが更新されないか又はＢＳ
ミスを示す場合には、補助データ処理装置１を用いるこ
とにより、高速に、かつ、キャッシュ汚染を起こすこと
なく、そのコマンドを処理することができる。

【０１０７】図２０は、図１６に示されたキャッシュ汚
染防止機構付きワーク記憶と、図１８に示された補助演
算器付き命令処理装置とが採用された計算機システムに
おいて、参照要求と、ＢＳ及びワーク記憶（ＷＳ）のヒ
ット／ミスとの組み合せに従って選択される、データ転
送制御の型を示す。通常読み出し要求の場合には、Ｂ
Ｓ、次いでＷＳの順にヒット／ミスが判定され、ヒット
すれば、ヒットしたキャッシュメモリからデータが読み
出され、ヒットしなければ、データが下位メモリ（ＭＳ
又はＷＳ）から上位メモリ（ＷＳ又はＢＳ）に順次転送
されて、登録後に読み出される。通常書き込み要求の場
合には、ＢＳがストアスルー型のため、ＢＳにはそれが
ヒットした場合にのみデータが書き込まれ、ＷＳにはＢ
Ｓのヒット／ミスにかかわらずデータが書き込まれる。
ＷＳがストアイン型のため、ＷＳがミスした時には、指
定されたアドレスのデータがＭＳから読み出されてＷＳ
に登録された後に、ＷＳへの書き込みが行なわれる。直
接読み出し要求の場合には、ＢＳ、次いでＷＳの順にヒ
ット／ミスが判定されて、ヒットすれば、ヒットしたキ
ャッシュメモリからデータが読み出され、ヒットしなけ
れば、データは下位メモリから上位メモリに順次転送さ
れるが、ＢＳやＷＳに登録はされない。直接書き込み要
求の場合には、ＢＳにはそれがヒットした場合にのみデ
ータが書き込まれ、ＷＳにはそれがヒットすればデータ
が書き込まれるが、ＷＳがミスすれば、データはＭＳに
直接書き込まれる。このように処理コマンドの送付先と
データ転送制御を切り換えることにより、キャッシュ汚
染を一層有効に防ぐことができる。

【０１０８】本発明による補助データ処理装置を含む計
算機システムにおいて、命令処理装置の台数は任意であ
り、１台であってもよい。また、本発明による補助デー
タ処理装置を含む計算機システムでは、補助データ処理
装置により処理されるデータの流れるデータ線の幅が広
ければ、それだけ処理速度が増大する。本実施例では、
主記憶から読み出されるデータの単位が２５６Ｂなの
で、データ線の幅を２５６Ｂにすることが望ましい。

【０１０９】

【発明の効果】本発明によれば、記憶装置に直接アクセ
スして処理を実行する演算部、及びキャッシュミスが生
じた時にキャッシュメモリをバイパスする演算部が、キ
ャッシュメモリの汚染を防ぎ、しかも、これらの演算部
と通常の演算部とが、オペランドの状況に依存して選択
的に使用される。したがって、キャッシュ汚染に起因す
る処理性能の低下が防止されるのみならず、キャッシュ
メモリの利点を十分に享受することができる。

【０１１０】更に、キヤッシュミスが生じた時にキャッ
シュメモリをバイパスする機構を記憶装置内のワーク記
憶に設ければ、ワーク記憶のキャッシュ汚染が防止され
る。

【０１１１】本発明によるマルチプロセッサシステムに
おいては、記憶装置に直結された補助データ処理装置を
複数の命令処理装置が共有し、各命令処理装置が、オペ
ランドの状況に応じて、その内部の演算回路又は補助デ
ータ処理装置を選択的に使用することにより、各命令処
理装置内のキャッシュメモリの汚染を防止することがで
き、その際、ある命令処理装置により補助データ処理装
置内に一時的に保存されたデータが、誤って他の命令処
理装置により使用されることは、防止される。

【０１１２】

【０１１３】

【０１１４】

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロックダイヤグ
ラム。

【図２】図１中の命令処理装置の内部構成の一例を示す
ブロックダイヤグラム。

【図３】処理コマンドの形式の一例を示す図。

【図４】処理の種類と処理ステージの対応を示す図。

【図５】転送処理の一例を概念的に示す図。

【図６】図５に示された転送処理の実行のタイムチャー
ト。

【図７】比較処理及び論理和処理の一例を概念的に示す
図。

【図８】図７に示された比較処理及び論理和処理の実行
のタイムチャート。

【図９】記憶一致制御が働いた場合の転送処理の実行の
タイムチャート。

【図１０】処理コマンドの送付先を決定するための判定
テーブルの一例を示す図。

【図１１】本発明の第２の実施例の特徴を示すブロック
ダイヤグラム。

【図１２】図１１中のコマンドマスク回路の内部構成を
示すブロックダイヤグラム。

【図１３】単一エントリのデータメモリが設けられた場
合の第１の実施例における転送処理の実行のタイムチャ
ート。

【図１４】単一エントリのデータメモリが設けられた場
合の第２の実施例における転送処理の実行のタイムチャ
ート。

【図１５】本発明の第３の実施例の特徴を示すブロック
ダイヤグラム。

【図１６】図１５中のワーク記憶の改良を示すブロック
ダイヤグラム。

【図１７】図１６に示されたワーク記憶内の判定テーブ
ルの一例を示す図。

【図１８】命令処理装置の内部構成の他の例を示すブロ
ックダイヤグラム。

【図１９】図１８に示された命令処理装置内の判定テー
ブルを示す図。

【図２０】各種の条件下におけるデータ転送の態様を示
す図。

【符号の説明】

１…補助データ処理装置、２…命令処理装置群、３…記
憶装置、６…補助データ処理装置制御回路、７…データ
メモリ管理用タグ回路、８…記憶装置参照制御回路、９
…補助データ処理装置演算回路、１０…処理コマンド受
付ステージレジスタ、１１…処理コマンド選択回路、１
２…処理コマンドマスク回路、１３…命令処理装置番号
レジスタ、１５…命令処理装置に対応して設けられる処
理コマンドマスクサブ回路、１６…命令処理装置番号レ
ジスタに対応して設けられる利用可否判定回路、２０…
処理コマンド解読ステージレジスタ、２１…処理コマン
ド遷移制御回路、２３…Ｒ１ステージ遷移判定回路、３
０…第１オペランド読み出し（Ｒ１）ステージレジス
タ、３１…Ｒ２０ステージ遷移判定回路、４０…第２オ
ペランド前半部読み出し（Ｒ２０）ステージレジスタ、
５０…第２オペランド後半部読み出しステージレジス
タ、６０…演算結果書き込みステージレジスタ、７１…
タグレジスタ、７２…ヒット／ミス判定回路、９１…第
１フェッチデータレジスタ、９２…第２フェッチデータ
レジスタ、９３…データメモリ、９４…データ連結回
路、９５…補助データ処理装置専用演算器、９６…演算
結果格納レジスタ、１００…処理コマンド、１０１…有
効性フラグ、１０２…命令処理装置番号、１０３…オー
ダ、１０４…第１オペランド情報、１０５…第２オペラ
ンド前半部情報、１０６…第２オペランド後半部情報、
２００…命令処理装置、２０２…命令処理装置汎用演算
器、２０３…キャッシュメモリ（ＢＳ）、２０６…命令
処理装置内補助演算器、２２３…コマンド生成回路、２
２４…ＢＳヒット／ミス判定回路、２２６、２２８…コ
マンド送付先決定回路、２２７、２２９…判定テーブ
ル、２４４…データ転送先選択回路、３００…主記憶
（ＭＳ）、３３０…ワーク記憶（ＷＳ）、３３３…参照
要求保持レジスタ、３３４…ワーク記憶キャッシュ、３
３５…参照先決定回路、３３６…ＷＳミス制御回路、３
３７…主記憶制御信号選択回路、３３８…データ書き込
み先選択回路、３３９…読み出しデータ転送先選択回
路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ０６Ｆ 15/16 ６２０ Ｇ０６Ｆ 15/16 ６２０Ａ (56)参考文献 特開 昭53−126828（ＪＰ，Ａ) 特開 昭61−156345（ＪＰ，Ａ) 特開 平２−250173（ＪＰ，Ａ) 特開 平４−199244（ＪＰ，Ａ) 特開 昭49−112539（ＪＰ，Ａ) 特開 昭57−161937（ＪＰ，Ａ) 特開 昭63−234336（ＪＰ，Ａ) 特開 昭54−151330（ＪＰ，Ａ) 特開 平４−96825（ＪＰ，Ａ) 特開 平２−242429（ＪＰ，Ａ) 特開 昭59−32045（ＪＰ，Ａ) 特開 昭58−189738（ＪＰ，Ａ) 特開 昭59−60658（ＪＰ，Ａ) 特開 昭59−123936（ＪＰ，Ａ) 特開 平４−148253（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12 G06F 12/00 550 - 12/06 G06F 9/38 G06F 9/30 - 9/355 G06F 9/40 - 9/42 G06F 15/16 - 15/177

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】記憶装置と、前記記憶装置内のデータの一
   部の写しを保持するためのキャッシュメモリと、前記キ
   ャッシュメモリに接続されてその平常の機能を利用する
   第１の演算部と、前記記憶装置に直結されてそれに直接
   アクセスする第２の演算部と、命令デコーダの出力を受
   けて、前記記憶装置内のアドレスで指定されるオペラン
   ドの状況を判定する手段と、前記判定手段の出力に応答
   して、前記第１の演算部又は第２の演算部のいずれか一
   方を命令の実行のために選択する手段とを含む、計算
   機。
2. 【請求項２】 記憶装置と、前記記憶装置内のデータの
   一部の写しを保持するためのキャッシュメモリと、前記
   キャッシュメモリに接続されてその平常の機能を利用す
   る第１の演算部と、前記キャッシュメモリに接続される
   とともに前記記憶装置に直結されて、前記キャッシュメ
   モリがヒットすればそれにアクセスし、前記キャッシュ
   メモリがミスすれば前記記憶装置に直接アクセスして前
   記キャッシュメモリをバイパスする第２の演算部と、命
   令デコーダの出力を受けて、前記記憶装置内のアドレス
   で指定されるオペランドの状況を判定する手段と、前記
   判定手段の出力に応答して、前記第１の演算部又は第２
   の演算部のいずれか一方を命令の実行のために選択する
   手段とを含む、計算機。
3. 【請求項３】 記憶装置と、前記記憶装置内のデータの
   一部の写しを保持するためのキャッシュメモリと、前記
   キャッシュメモリに接続されてその平常の機能を利用す
   る第１の演算部と、前記記憶装置に直結されてそれに直
   接アクセスする第２の演算部と、前記キャッシュメモリ
   に接続されるとともに前記記憶装置に直結されて、前記
   キャッシュメモリがヒットすればそれにアクセスし、前
   記キャッシュメモリがミスすれば前記記憶装置に直接ア
   クセスして前記キャッシュメモリをバイパスする第３の
   演算部と、命令デコーダの出力を受けて、前記記憶装置
   内のアドレスで指定されるオペランドの状況を判定する
   手段と、前記判定手段の出力に応答して、前記第１の演
   算部、第２の演算部又は第３の演算部のいずれか一つを
   命令の実行のために選択する手段とを含む、計算機。
4. 【請求項４】 命令処理装置と補助データ処理装置と記
   憶装置とを有し、 前記命令処理装置は、前記記憶装置内のデータの一部の
   写しを保持するための第１のキャッシュメモリと、前記
   第１のキャッシュメモリに接続された演算部と、命令デ
   コーダの出力を受けて、前記記憶装置内のアドレスで指
   定されるオペランドの状況を判定する手段と、前記判定
   手段の出力に応答して、前記演算部又は前記補助データ
   処理装置のいずれか一方に処理要求を送る手段とを含
   み、 前記補助データ処理装置は、前記記憶装置に直結され
   て、前記命令処理装置から送られる処理要求を、前記第
   １のキャッシュメモリを用いることなく、前記記憶装置
   に直接アクセスして実行し、 前記記憶装置は、主記憶及び前記主記憶内のデータの一
   部の写しを保持するための第２のキャッシュメモリを含
   み、前記第２のキャッシュメモリを介して前記命令処理
   装置と接続され、前記第２のキャッシュメモリは、前記
   命令処理装置からの参照要求に応答してその平常のキャ
   ッシュ機能を遂行する第１の制御部と、前記補助データ
   処理装置からの参照要求に応答し、前記第２のキャッシ
   ュメモリがミスした時に、前記第１の制御部を抑止し
   て、前記主記憶に直接アクセスし、そこから読み出され
   たデータの前記第２のキャッシュメモリへの登録を阻止
   する第２の制御部とを含む、 計算機。
5. 【請求項５】それぞれがキャッシュメモリとそれに接続
   された演算回路とを内蔵する複数の命令処理装置、前記
   複数の命令処理装置に共有される記憶装置、及び前記記
   憶装置と前記複数の命令処理装置とに接続され、前記命
   令処理装置から送られる処理コマンドを、前記キャッシ
   ュメモリを用いることなく、前記記憶装置に直接アクセ
   スして実行する補助データ処理装置を備え、 各前記命令処理装置は、更に、命令デコーダの出力を受
   けて、前記記憶装置内のアドレスで指定されるオペラン
   ドの状況を判定する手段と、前記判定手段の出力に応答
   して、当該命令処理装置内の演算回路又は前記補助デー
   タ処理装置のいずれか一方に処理コマンドを送る手段と
   を含み、 前記補助データ処理装置は、データ保持手段と、前記デ
   ータ保持手段のための管理装置とを含み、前記データ保
   持手段は、第１の処理コマンドに従って前記記憶装置か
   ら読み出されたデータの少なくとも前記第１の処理コマ
   ンドで使用され ない部分を、前記第１の処理コマンドに
   続く同一命令処理装置からの第２の処理コマンドが使用
   できるように保持し、前記管理手段は、前記データ保持
   手段の前記第１の処理コマンドへの割当てと、前記第２
   の処理コマンドによる前記データ保持手段内のデータの
   使用とを管理する、計算機システム。