JP3221409B2 - キャッシュ制御システム及びその読出し方法並びにその制御プログラムを記録した記録媒体 - Google Patents
キャッシュ制御システム及びその読出し方法並びにその制御プログラムを記録した記録媒体Info
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- JP3221409B2 JP3221409B2 JP26073198A JP26073198A JP3221409B2 JP 3221409 B2 JP3221409 B2 JP 3221409B2 JP 26073198 A JP26073198 A JP 26073198A JP 26073198 A JP26073198 A JP 26073198A JP 3221409 B2 JP3221409 B2 JP 3221409B2
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Description
【０００１】本発明はキャッシュ制御システム及びその
読出し方法並びにその制御プログラムを記録した記録媒
体に関し、特にキャッシュを使用して大容量のブロック
データを読出す場合に好適なキャッシュ制御方式に関す
るものである。
読出し方法並びにその制御プログラムを記録した記録媒
体に関し、特にキャッシュを使用して大容量のブロック
データを読出す場合に好適なキャッシュ制御方式に関す
るものである。
【従来の技術】近年、プロセッサの処理能力向上に伴い
プロセッサ内のレジスタ数を多くする傾向がある。この
レジスタ数の増加に伴いレジスタへのデータの高速読み
込みが必要となっている。従来の大容量のデータ転送で
はＤＭＡ（Direct Memory Access）方式を用いた転送が
主流であるが、この方式はキャッシュ（CACHE ）とメモ
リ（主記憶装置）との間の転送に用いられている。
プロセッサ内のレジスタ数を多くする傾向がある。この
レジスタ数の増加に伴いレジスタへのデータの高速読み
込みが必要となっている。従来の大容量のデータ転送で
はＤＭＡ（Direct Memory Access）方式を用いた転送が
主流であるが、この方式はキャッシュ（CACHE ）とメモ
リ（主記憶装置）との間の転送に用いられている。
【０００２】しかし、通常のプロセッサからのデータ読
出しはキャッシュを介しての転送、すなわちキャッシュ
にヒット（HIT ）している場合はキャッシュから取込
み、ミスヒット（MISSHIT ：以後ミスと略記する）して
いる場合は、ミスリクエストを出してメモリに対しリク
エストを出し、データをキャッシュへ取込んだ後転送を
行う。従って、トータル的な性能としては、キヤッシュ
−メモリ間の転送向上だけではなく、プロセッサ−キヤ
ッシュ間（キヤッシュから先、メモリ側も含む）の転送
の向上が必要となる。
出しはキャッシュを介しての転送、すなわちキャッシュ
にヒット（HIT ）している場合はキャッシュから取込
み、ミスヒット（MISSHIT ：以後ミスと略記する）して
いる場合は、ミスリクエストを出してメモリに対しリク
エストを出し、データをキャッシュへ取込んだ後転送を
行う。従って、トータル的な性能としては、キヤッシュ
−メモリ間の転送向上だけではなく、プロセッサ−キヤ
ッシュ間（キヤッシュから先、メモリ側も含む）の転送
の向上が必要となる。
【０００３】
【発明が解決しようとする課題】通常、プロセッサがデ
ータを取込む場合、キヤッシュを意識せずに取込む。こ
のためキヤッシュでは、プロセッサからのリクエストに
よりヒットであれば、直ちにキヤッシュ内からデータを
取出し、ミスであればメモリに対してデータ要求のリク
エストを出すような制御を行う。
ータを取込む場合、キヤッシュを意識せずに取込む。こ
のためキヤッシュでは、プロセッサからのリクエストに
よりヒットであれば、直ちにキヤッシュ内からデータを
取出し、ミスであればメモリに対してデータ要求のリク
エストを出すような制御を行う。
【０００４】従来のプロセッサでは、大容量のデータ転
送を行う際には、メモリリクエスト命令（ロード命令）
を連続して出していた。この時、途中でミスとなるリク
エストが発生すると、この時点で取込み動作が停止して
しまう。ミスとなるリクエストが数個であれば、いわゆ
るノンブロッキングバッファ（Non Blocking Buffer）
に当該ミスとなったリクエストを取込むことにより、後
続のリクエストを出すいう方法もあるが、連続データの
ミスの場合には、１ブロック全体のデータがミスとなる
ため、かなり多くのリクエストがミスとしてノンブロッ
キングバッファに保持されることなり、最終的にはオー
バフローとなってミスリクエストのデータが戻ってくる
まで処理が中断してしまうことになる。
送を行う際には、メモリリクエスト命令（ロード命令）
を連続して出していた。この時、途中でミスとなるリク
エストが発生すると、この時点で取込み動作が停止して
しまう。ミスとなるリクエストが数個であれば、いわゆ
るノンブロッキングバッファ（Non Blocking Buffer）
に当該ミスとなったリクエストを取込むことにより、後
続のリクエストを出すいう方法もあるが、連続データの
ミスの場合には、１ブロック全体のデータがミスとなる
ため、かなり多くのリクエストがミスとしてノンブロッ
キングバッファに保持されることなり、最終的にはオー
バフローとなってミスリクエストのデータが戻ってくる
まで処理が中断してしまうことになる。
【０００５】本発明の目的は、予めどのブロックにアク
セスするかを計算してそのブロックに対してヒット／ミ
スをサーチし、ミスであればミスリクエストを出しその
後ヒットしているブロックを読出している間にミスリク
エストのデータが戻ってくることによりミスリクエスト
処理待ちを防ぐようにして、ミスによる処理中断をでき
るだけなくすことが可能なキャッシュ制御システム及び
その読出し方法並びにその制御プログラムを記録した記
録媒体を提供することである。
セスするかを計算してそのブロックに対してヒット／ミ
スをサーチし、ミスであればミスリクエストを出しその
後ヒットしているブロックを読出している間にミスリク
エストのデータが戻ってくることによりミスリクエスト
処理待ちを防ぐようにして、ミスによる処理中断をでき
るだけなくすことが可能なキャッシュ制御システム及び
その読出し方法並びにその制御プログラムを記録した記
録媒体を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、メモリ
内のデータの写しをブロック単位で格納したキャッシュ
を制御するキャッシュ制御システムであって、複数ブロ
ックのメモリリクエストに応答して前記キャッシュにお
けるヒット／ミスヒットを各ブロック毎に順次判定する
サーチフェーズ処理手段と、このサーチフェーズ処理に
よるミスヒットブロックに関しては前記メモリへのリク
エスト処理をなすリクエストフェーズ処理手段と、前記
サーチフェーズ処理終了後に直ちにこのサーチフェーズ
処理におけるヒットブロックに関して前記キャッシュよ
りデータを読出すロードフェース処理手段とを含むこと
を特徴とするキャッシュ制御システムが得られる。
内のデータの写しをブロック単位で格納したキャッシュ
を制御するキャッシュ制御システムであって、複数ブロ
ックのメモリリクエストに応答して前記キャッシュにお
けるヒット／ミスヒットを各ブロック毎に順次判定する
サーチフェーズ処理手段と、このサーチフェーズ処理に
よるミスヒットブロックに関しては前記メモリへのリク
エスト処理をなすリクエストフェーズ処理手段と、前記
サーチフェーズ処理終了後に直ちにこのサーチフェーズ
処理におけるヒットブロックに関して前記キャッシュよ
りデータを読出すロードフェース処理手段とを含むこと
を特徴とするキャッシュ制御システムが得られる。
【０００７】そして、前記ロードフェーズ処理手段は、
前記サーチフェーズ処理による各ブロック毎のヒット／
ミスヒットの判定結果を順次参照しつつヒットブロック
に関しはて前記キャッシュよりデータ読出しを行い、ミ
スヒットブロックに関しては前記リクエスト処理結果の
データ待ちを行った後にデータ読出しを行うようにした
ことを特徴とする。また、前記ロードフェーズ処理手段
は、前記サーチフェーズ処理による各ブロック毎のヒッ
ト／ミスヒットの判定結果を順次参照しつつヒットブロ
ックのみの前記キャッシュよりの読出しを行い、全ての
ヒットブロックに関する読出し後に前記ミスヒットブロ
ックのデータ読出しを行うようにしたことを特徴とす
る。
前記サーチフェーズ処理による各ブロック毎のヒット／
ミスヒットの判定結果を順次参照しつつヒットブロック
に関しはて前記キャッシュよりデータ読出しを行い、ミ
スヒットブロックに関しては前記リクエスト処理結果の
データ待ちを行った後にデータ読出しを行うようにした
ことを特徴とする。また、前記ロードフェーズ処理手段
は、前記サーチフェーズ処理による各ブロック毎のヒッ
ト／ミスヒットの判定結果を順次参照しつつヒットブロ
ックのみの前記キャッシュよりの読出しを行い、全ての
ヒットブロックに関する読出し後に前記ミスヒットブロ
ックのデータ読出しを行うようにしたことを特徴とす
る。
【０００８】また、本発明によれば、メモリ内のデータ
の写しをブロック単位で格納したキャッシュを制御する
キャッシュ制御方法であって、複数ブロックのメモリリ
クエストに応答して前記キャッシュにおけるヒット／ミ
スヒットを各ブロック毎に順次判定するサーチフェーズ
処理ステップと、このサーチフェーズ処理ステップによ
るミスヒットブロックに関しては前記メモリへのリクエ
スト処理をなすリクエストフェーズ処理ステップと、前
記サーチフェーズ処理ステップ終了後に直ちにこのサー
チフェーズ処理におけるヒットブロックに関して前記キ
ャッシュよりデータを読出すロードフェース処理ステッ
プとを含むことを特徴とするキャッシュ制御方法が得ら
れる。
の写しをブロック単位で格納したキャッシュを制御する
キャッシュ制御方法であって、複数ブロックのメモリリ
クエストに応答して前記キャッシュにおけるヒット／ミ
スヒットを各ブロック毎に順次判定するサーチフェーズ
処理ステップと、このサーチフェーズ処理ステップによ
るミスヒットブロックに関しては前記メモリへのリクエ
スト処理をなすリクエストフェーズ処理ステップと、前
記サーチフェーズ処理ステップ終了後に直ちにこのサー
チフェーズ処理におけるヒットブロックに関して前記キ
ャッシュよりデータを読出すロードフェース処理ステッ
プとを含むことを特徴とするキャッシュ制御方法が得ら
れる。
【０００９】更に、本発明によれば、メモリ内のデータ
の写しをブロック単位で格納したキャッシュを制御する
キャッシュ制御方法のプログラムを記録した記録媒体で
あって、前記プログラムは、複数ブロックのメモリリク
エストに応答して前記キャッシュにおけるヒット／ミス
ヒットを各ブロック毎に順次判定するサーチフェーズ処
理ステップと、このサーチフェーズ処理ステップによる
ミスヒットブロックに関しては前記メモリへのリクエス
ト処理をなすリクエストフェーズ処理ステップと、前記
サーチフェーズ処理ステップ終了後に直ちにこのサーチ
フェーズ処理におけるヒットブロックに関して前記キャ
ッシュよりデータを読出すロードフェース処理ステップ
とを含むことを特徴とする記録媒体が得られる。
の写しをブロック単位で格納したキャッシュを制御する
キャッシュ制御方法のプログラムを記録した記録媒体で
あって、前記プログラムは、複数ブロックのメモリリク
エストに応答して前記キャッシュにおけるヒット／ミス
ヒットを各ブロック毎に順次判定するサーチフェーズ処
理ステップと、このサーチフェーズ処理ステップによる
ミスヒットブロックに関しては前記メモリへのリクエス
ト処理をなすリクエストフェーズ処理ステップと、前記
サーチフェーズ処理ステップ終了後に直ちにこのサーチ
フェーズ処理におけるヒットブロックに関して前記キャ
ッシュよりデータを読出すロードフェース処理ステップ
とを含むことを特徴とする記録媒体が得られる。
【００１０】本発明の作用を述べる。キヤッシュを介し
て大容量のデータを読み出す方法において、読出すデー
タ量からキヤッシュへアクセスする範囲を算出し、その
範囲内でキヤッシュにデータが既に登録されているかど
うかを確認するために、アクセス範囲内に存在するキヤ
ッシュブロック毎に代表アドレスを算出し、その代表ア
ドレスに対してアクセス要求をかけることによってキヤ
ッシュのヒット／ミスを判定する（以上サーチフェー
ズ）。アクセス範囲内でミスと判断されたブロックに関
してはメモリへデータを要求しメモリからデータを受取
る（以上リクエストフェーズ）。
て大容量のデータを読み出す方法において、読出すデー
タ量からキヤッシュへアクセスする範囲を算出し、その
範囲内でキヤッシュにデータが既に登録されているかど
うかを確認するために、アクセス範囲内に存在するキヤ
ッシュブロック毎に代表アドレスを算出し、その代表ア
ドレスに対してアクセス要求をかけることによってキヤ
ッシュのヒット／ミスを判定する（以上サーチフェー
ズ）。アクセス範囲内でミスと判断されたブロックに関
してはメモリへデータを要求しメモリからデータを受取
る（以上リクエストフェーズ）。
【００１１】データの読出しは、サーチフェーズ終了後
に連続して（リクエストフェーズの終了を待たずに）、
まず先頭のブロックを読出し、ヒットしていればデータ
を読出し、ミスであればミスリクエストのデータがメモ
リから戻ってくるまで待つ。そして戻ってきた後データ
を読出して次のブロックへアクセスする。以降上記のよ
うにヒット／ミス判定を行いヒットであればそのままデ
ータを読出し、ミスであればデータ待ちを行い、データ
が戻ってきた後データを読出す（以上ロードフェー
ズ）。これにより、サーチフェーズにおいてミスリクエ
ストを先出しすることにより、ロードフェーズでのデー
タ戻りの待ち時間をできるだけ減らし、全体のデータの
転送時間を削減する。この構成では、特にアクセスの最
初の部分においてキヤッシュにヒットするようなデータ
に関して効果を発揮する。
に連続して（リクエストフェーズの終了を待たずに）、
まず先頭のブロックを読出し、ヒットしていればデータ
を読出し、ミスであればミスリクエストのデータがメモ
リから戻ってくるまで待つ。そして戻ってきた後データ
を読出して次のブロックへアクセスする。以降上記のよ
うにヒット／ミス判定を行いヒットであればそのままデ
ータを読出し、ミスであればデータ待ちを行い、データ
が戻ってきた後データを読出す（以上ロードフェー
ズ）。これにより、サーチフェーズにおいてミスリクエ
ストを先出しすることにより、ロードフェーズでのデー
タ戻りの待ち時間をできるだけ減らし、全体のデータの
転送時間を削減する。この構成では、特にアクセスの最
初の部分においてキヤッシュにヒットするようなデータ
に関して効果を発揮する。
【００１２】上記の構成におけるデータ読出し動作にお
いて、サーチフェース終了後に連続して行い（リクエス
トフェーズを待たずに）、先ずヒットしたブロックのみ
の読出しを行い、ヒットしたデータを全部読出した後
に、ミスとなっていたブロックのデータを読出す（以上
ロードフェーズ）。この時、ヒットのブロックを読出す
時間中にミスとなっていたブロックのデータがメモリよ
り取込まれているため、全体の読出しとしては、キヤッ
シュへのアクセス時間のみでデータを読出すことがで
き、上記の構成より更に読出しの高速化が図れる。
いて、サーチフェース終了後に連続して行い（リクエス
トフェーズを待たずに）、先ずヒットしたブロックのみ
の読出しを行い、ヒットしたデータを全部読出した後
に、ミスとなっていたブロックのデータを読出す（以上
ロードフェーズ）。この時、ヒットのブロックを読出す
時間中にミスとなっていたブロックのデータがメモリよ
り取込まれているため、全体の読出しとしては、キヤッ
シュへのアクセス時間のみでデータを読出すことがで
き、上記の構成より更に読出しの高速化が図れる。
【００１３】
【発明の実施の形態】以下に図面を参照して本発明の実
施例につき説明する。図１は本発明の実施例のブロック
図である。図１を参照すると、サーチフェーズを実行す
るためのサーチアドレスを生成するアドレス制御部１
と、キヤッシュ本体部２（主として、キャッシュに格納
されているデータブロックのアドレスを格納したアドレ
スアレー（ＡＡ）１１６、メモリデータの一部写しをブ
ロック単位で格納したデータアレー（ＤＡ）１２０、ヒ
ット／ミスの判定をなす比較器１１９等で構成される）
及びミスリクエストの保持管理を行うノンブロッキング
バッファ部（Non BlockingBuffer ）３と、ミスリクエ
ストの送出制御を行うリクエスト送出制御部４とにより
構成される。
施例につき説明する。図１は本発明の実施例のブロック
図である。図１を参照すると、サーチフェーズを実行す
るためのサーチアドレスを生成するアドレス制御部１
と、キヤッシュ本体部２（主として、キャッシュに格納
されているデータブロックのアドレスを格納したアドレ
スアレー（ＡＡ）１１６、メモリデータの一部写しをブ
ロック単位で格納したデータアレー（ＤＡ）１２０、ヒ
ット／ミスの判定をなす比較器１１９等で構成される）
及びミスリクエストの保持管理を行うノンブロッキング
バッファ部（Non BlockingBuffer ）３と、ミスリクエ
ストの送出制御を行うリクエスト送出制御部４とにより
構成される。
【００１４】尚、１２５はＤＡ１２０を制御する回路で
あり、アドレス制御回路部１の制御回路１２３よりメモ
リリクエストが発行されたことが通知されると、メモリ
からのリプライデータを受取る準備を開始し、メモリか
らのデータの受信を開始すると、データ数をカウントし
てＤＡ１２０への書込みを制御するものである。また、
１１８は、制御回路１２３からのメモリリクエスト送出
指示信号及びそのときのタグ（ＴＡＧ）番号を受取るこ
とにより、キャッシュ本体部２からのアクセスアドレス
を用いてメモリに対するリクエストコマンドを生成する
ものである。
あり、アドレス制御回路部１の制御回路１２３よりメモ
リリクエストが発行されたことが通知されると、メモリ
からのリプライデータを受取る準備を開始し、メモリか
らのデータの受信を開始すると、データ数をカウントし
てＤＡ１２０への書込みを制御するものである。また、
１１８は、制御回路１２３からのメモリリクエスト送出
指示信号及びそのときのタグ（ＴＡＧ）番号を受取るこ
とにより、キャッシュ本体部２からのアクセスアドレス
を用いてメモリに対するリクエストコマンドを生成する
ものである。
【００１５】図１のブロック図の動作を図２〜４のフロ
ーチャート参照しつつ説明する。図２は主にサーチフェ
ーズとリクエストフェーズとを示すフローであり、図３
はそれに続くロードフェーズの一実施例を、また図４は
同じく図２に続くロードフェーズの他の実施例を夫々示
すフローである。尚、本例では、１ブロック＝１２８バ
イト、１回のロード単位＝８バイトとする。
ーチャート参照しつつ説明する。図２は主にサーチフェ
ーズとリクエストフェーズとを示すフローであり、図３
はそれに続くロードフェーズの一実施例を、また図４は
同じく図２に続くロードフェーズの他の実施例を夫々示
すフローである。尚、本例では、１ブロック＝１２８バ
イト、１回のロード単位＝８バイトとする。
【００１６】上位の図示せぬ制御ブロック（例えば、プ
ロセッサ）より大容量のデータを転送する要求がリクエ
ストコード１００として入力されると（ステップ１）、
まず本システムでは、サーチフェーズ（ステップ３）に
入る。スタートアドレス１０１は入力レジスタ１０４に
入る。また、転送要素数（８バイト単位で換算）１０２
も入力レジスタ１０５に入る。ここで転送の最終アドレ
スを求めるために、 最終アドレス＝スタートアドレス＋転送数×８ をシフター１０６及びアダー１０９により計算する（ス
テップ２）。この計算された最終アドレスはエンドアド
レスレジスタ１１２に格納される。
ロセッサ）より大容量のデータを転送する要求がリクエ
ストコード１００として入力されると（ステップ１）、
まず本システムでは、サーチフェーズ（ステップ３）に
入る。スタートアドレス１０１は入力レジスタ１０４に
入る。また、転送要素数（８バイト単位で換算）１０２
も入力レジスタ１０５に入る。ここで転送の最終アドレ
スを求めるために、 最終アドレス＝スタートアドレス＋転送数×８ をシフター１０６及びアダー１０９により計算する（ス
テップ２）。この計算された最終アドレスはエンドアド
レスレジスタ１１２に格納される。
【００１７】リクエストも同様に、入力レジスタ１０３
に入り持ち回りレジスタ１０７を経て同じく持ち回りレ
ジスタ１１０において、アドレス制御部の制御回路１２
３に対してリクエストが入ってきたことを通知する。こ
の制御回路１２３では当該リクエスト通知によりサーチ
フェーズフラグをセットする。
に入り持ち回りレジスタ１０７を経て同じく持ち回りレ
ジスタ１１０において、アドレス制御部の制御回路１２
３に対してリクエストが入ってきたことを通知する。こ
の制御回路１２３では当該リクエスト通知によりサーチ
フェーズフラグをセットする。
【００１８】入力レジスタ１０４に入ったスタートアド
レスはアドレスカウンター１０８を通ってＡＡ（アドレ
スアレイ）入力レジスタ１１１に入る（ステップ４）。
ＡＡ入力レジスタに入ったアドレスはＡＡ１１６及び比
較器１１９によりアドレスの比較を行い、ヒット／ミス
の判定を行う（ステップ５）。このヒット／ミス判定結
果はノンブロッキングバッファ部３、メモリリクエスト
部４及びアドレス制御部１の制御回路１２３に通知され
る。これにより、ミスであればノンブロッキングバッフ
ァ部３の各バッファ１１３〜１１５にミスリクエストが
順次保持され、リクエスト送出制御部４よりミスリクエ
スト送出される（ステップ６，７）。
レスはアドレスカウンター１０８を通ってＡＡ（アドレ
スアレイ）入力レジスタ１１１に入る（ステップ４）。
ＡＡ入力レジスタに入ったアドレスはＡＡ１１６及び比
較器１１９によりアドレスの比較を行い、ヒット／ミス
の判定を行う（ステップ５）。このヒット／ミス判定結
果はノンブロッキングバッファ部３、メモリリクエスト
部４及びアドレス制御部１の制御回路１２３に通知され
る。これにより、ミスであればノンブロッキングバッフ
ァ部３の各バッファ１１３〜１１５にミスリクエストが
順次保持され、リクエスト送出制御部４よりミスリクエ
スト送出される（ステップ６，７）。
【００１９】アドレス制御部１では、そのブロックがミ
スであったことを記録しサーチフェーズが続行される。
ヒットであればアドレス制御部１ではそのブロックがヒ
ットであったことを記録しサーチフェーズを続行する。
ここまでが最初のブロックに対するサーチ動作である。
スであったことを記録しサーチフェーズが続行される。
ヒットであればアドレス制御部１ではそのブロックがヒ
ットであったことを記録しサーチフェーズを続行する。
ここまでが最初のブロックに対するサーチ動作である。
【００２０】最初のブロックが終了すると、次のブロッ
クのサーチを行うためにアドレスカウンター１０８を
「＋１２８」インクリメントする（ステップ８）。この
アドレスをＡＡ入力レジスタ１１１に入れて次のアドレ
スのヒット／ミスを判定する。こうしてサーチフェーズ
が続行される。
クのサーチを行うためにアドレスカウンター１０８を
「＋１２８」インクリメントする（ステップ８）。この
アドレスをＡＡ入力レジスタ１１１に入れて次のアドレ
スのヒット／ミスを判定する。こうしてサーチフェーズ
が続行される。
【００２１】最終アドレスのチェックは制御回路１２３
で行われる。制御回路１２３でエンドアドレスレジスタ
１１２に入っている終了アドレスとAA入力レジスタ１１
１のアドレスとを、比較器１２２で比較して、アドレス
が一致したことを確認すると、サーチフェースが終了す
る（ステップ９）。
で行われる。制御回路１２３でエンドアドレスレジスタ
１１２に入っている終了アドレスとAA入力レジスタ１１
１のアドレスとを、比較器１２２で比較して、アドレス
が一致したことを確認すると、サーチフェースが終了す
る（ステップ９）。
【００２２】このサーチフェーズが終了した時点で、ミ
スとなったブロックに関してはリクエスト及びアドレス
がノンブロッキングバッファ部３に保持されて、またリ
クエスト送出制御部４を通ってミスとなったブロックに
対応するリクエストを送出していることになる（リクエ
ストフェーズ；ステップ６，７）。また制御回路１２３
では、サーチしたブロックにおいてどこでミスとなった
かをすべて記録している。リクエストフェーズは最初の
ミスしたブロックのミスリクエストを送出した時点から
開始され、最後にミスしたブロックのデータがメモリよ
り全て戻ってきた時点で終了する。従ってリクエストフ
ェーズはサーチフェーズが実行中の時に開始され、次の
ロードフェーズが実行されている間に終了となる。その
ためサーチフェーズが終了すると引き続いてロードフェ
ーズが開始されることになる（ステップ１０）。
スとなったブロックに関してはリクエスト及びアドレス
がノンブロッキングバッファ部３に保持されて、またリ
クエスト送出制御部４を通ってミスとなったブロックに
対応するリクエストを送出していることになる（リクエ
ストフェーズ；ステップ６，７）。また制御回路１２３
では、サーチしたブロックにおいてどこでミスとなった
かをすべて記録している。リクエストフェーズは最初の
ミスしたブロックのミスリクエストを送出した時点から
開始され、最後にミスしたブロックのデータがメモリよ
り全て戻ってきた時点で終了する。従ってリクエストフ
ェーズはサーチフェーズが実行中の時に開始され、次の
ロードフェーズが実行されている間に終了となる。その
ためサーチフェーズが終了すると引き続いてロードフェ
ーズが開始されることになる（ステップ１０）。
【００２３】図３はこのロードフェーズの一実施例を示
すフローチャードである。図３を参照すると、制御回路
１２３では、サーチフェーズが終了するとサーチフェー
ズフラグがリセットされ、ロードフェーズフラグがセッ
トされ、入力レジスタ１０４に入っていたスタートアド
レスをアドレスカウンター１０８に再ロードするように
指示する（ステップ１１）。
すフローチャードである。図３を参照すると、制御回路
１２３では、サーチフェーズが終了するとサーチフェー
ズフラグがリセットされ、ロードフェーズフラグがセッ
トされ、入力レジスタ１０４に入っていたスタートアド
レスをアドレスカウンター１０８に再ロードするように
指示する（ステップ１１）。
【００２４】アドレスカウンタ１０８では、最初は受取
ったアドレスをそのままＡＡ入力レジタ１１１に送出す
る（ステップ１２）。ＡＡ入力レジスタ１１１では、こ
の受取ったアドレスがノンブロッキングバッファ部３内
に入っているミスリクエストと同一アドレスかどうかの
判定を、比較１２４において行い（ステップ１３）、ア
ドレスが一致していれば、ミスリクエスト処理中という
ことを制御部１２３において判断し（ステップ１４）、
この処理待ちとなる（ステップ１５）。
ったアドレスをそのままＡＡ入力レジタ１１１に送出す
る（ステップ１２）。ＡＡ入力レジスタ１１１では、こ
の受取ったアドレスがノンブロッキングバッファ部３内
に入っているミスリクエストと同一アドレスかどうかの
判定を、比較１２４において行い（ステップ１３）、ア
ドレスが一致していれば、ミスリクエスト処理中という
ことを制御部１２３において判断し（ステップ１４）、
この処理待ちとなる（ステップ１５）。
【００２５】ステップ１３でミスリクエストアドレスと
比較した結果、一致しなければヒットであるはずなので
（サーチフェーズを行っているため）、以降はアドレス
を「＋８」インクリメントしつつＤＡ１２０よりデータ
を取出してプロセッサ側に送出する（ステップ１６）。
１６ワード分転送すると、１ブロックのデータの転送が
終了となるが、このまま「＋８」インクリメントして次
のブロックのアクセスに入る（ステップ１７）。以上の
処理（ステップ１３〜１７）がエンドアドレスとなるま
で繰り返される（ステップ１８）。
比較した結果、一致しなければヒットであるはずなので
（サーチフェーズを行っているため）、以降はアドレス
を「＋８」インクリメントしつつＤＡ１２０よりデータ
を取出してプロセッサ側に送出する（ステップ１６）。
１６ワード分転送すると、１ブロックのデータの転送が
終了となるが、このまま「＋８」インクリメントして次
のブロックのアクセスに入る（ステップ１７）。以上の
処理（ステップ１３〜１７）がエンドアドレスとなるま
で繰り返される（ステップ１８）。
【００２６】次に、図４を参照すると、ロードフェース
処理の他の実施例を示すフローチャートである。ステッ
プ２１〜２３，２７〜２９までは、図３のステップ１１
〜１３，１６〜１８までと同一である。ステップ２３に
おける比較器１２４での比較処理で、一致と判定されれ
ばミスリクエスト処理中のブロックであるので（ステッ
プ２４）、制御回路１２３では未読出しブロックフラグ
をセットし（ステップ２５）、アドレスカウンター１０
８に対して「＋１２８」インクリメントすることを指示
する（ステップ２６）ことにより、次のブロックのアク
セスすることを指示する。
処理の他の実施例を示すフローチャートである。ステッ
プ２１〜２３，２７〜２９までは、図３のステップ１１
〜１３，１６〜１８までと同一である。ステップ２３に
おける比較器１２４での比較処理で、一致と判定されれ
ばミスリクエスト処理中のブロックであるので（ステッ
プ２４）、制御回路１２３では未読出しブロックフラグ
をセットし（ステップ２５）、アドレスカウンター１０
８に対して「＋１２８」インクリメントすることを指示
する（ステップ２６）ことにより、次のブロックのアク
セスすることを指示する。
【００２７】比較器１２４の判定の結果不一致であれ
ば、そのまま「＋８」のインクリメントを行っていき当
該ブロックのデータをＤＡ１２０より取出しプロセッサ
側に送出する（ステップ２７，２８）。以上のようにし
て、最後にＡＡ入力レジスタ１１１のアドレスが終了
（エンド）アドレスに一致すると、制御回路１２３では
ミスリクエスト処理中で保留していたブロックの読出し
を開始する。まず、未読出フラグがセットされているか
どうかを判定し（ステップ３０）、そうであれば、ノン
ブロッキングバッファ部３よりミスリクエストアドレス
を読出してアドレスカウンター１０８にセットする。
ば、そのまま「＋８」のインクリメントを行っていき当
該ブロックのデータをＤＡ１２０より取出しプロセッサ
側に送出する（ステップ２７，２８）。以上のようにし
て、最後にＡＡ入力レジスタ１１１のアドレスが終了
（エンド）アドレスに一致すると、制御回路１２３では
ミスリクエスト処理中で保留していたブロックの読出し
を開始する。まず、未読出フラグがセットされているか
どうかを判定し（ステップ３０）、そうであれば、ノン
ブロッキングバッファ部３よりミスリクエストアドレス
を読出してアドレスカウンター１０８にセットする。
【００２８】次に、ミスリクエスト処理中かどうかをメ
モリからのリプライデータが来たかどうかで（１２５か
ら送られる）判断して、処理が終了していたらブロック
の読出しを開始する。大半の場合、先のサーチフェーズ
で既にミスリクエストを出しその後のロードフェーズ
（ヒットブロック読出し）において、リクエストフェー
ズは終了しているはずであるから、この時点でミスリク
エスト処理待ちということはほとんどない（ステップ３
２）。
モリからのリプライデータが来たかどうかで（１２５か
ら送られる）判断して、処理が終了していたらブロック
の読出しを開始する。大半の場合、先のサーチフェーズ
で既にミスリクエストを出しその後のロードフェーズ
（ヒットブロック読出し）において、リクエストフェー
ズは終了しているはずであるから、この時点でミスリク
エスト処理待ちということはほとんどない（ステップ３
２）。
【００２９】ステップ３２において、そのときのブロッ
クのミスリクエスト処理が終了していれば、ＤＡ１２０
より対応するダロックのデータを、「＋８」インクリメ
ントを繰返しつつ取出す読出す（ステップ３３〜２
５）。この１ブロックの読出しが終了したら、制御回路
１２３は未読出ブロックフラグをリセットして（ステッ
プ３６）、まだ読出していない（ミスリクエスト処理中
であった）ブロックがあれば、再度ステップ３０に戻
り、上記方法でブロックの読出しを行う。読出しブロッ
クがすべてなくなれば本動作はすべて終了する。
クのミスリクエスト処理が終了していれば、ＤＡ１２０
より対応するダロックのデータを、「＋８」インクリメ
ントを繰返しつつ取出す読出す（ステップ３３〜２
５）。この１ブロックの読出しが終了したら、制御回路
１２３は未読出ブロックフラグをリセットして（ステッ
プ３６）、まだ読出していない（ミスリクエスト処理中
であった）ブロックがあれば、再度ステップ３０に戻
り、上記方法でブロックの読出しを行う。読出しブロッ
クがすべてなくなれば本動作はすべて終了する。
【００３０】尚、図２〜図４のフローチャートの処理
は、図示せぬ記録媒体に予め制御プログラムとして格納
し、このプログラムをコンピュータに読取らせることに
より実行制御するようにすることができることは勿論で
ある。
は、図示せぬ記録媒体に予め制御プログラムとして格納
し、このプログラムをコンピュータに読取らせることに
より実行制御するようにすることができることは勿論で
ある。
【００３１】
【発明の効果】本発明により、大容量の転送をキャッシ
ュを介してプロセッサ側に取込む場合、ミスによるミス
リクエスト処理（メモリからデータを取込む処理）によ
る時間が他のキヤッシュのヒットブロックを読出す処理
中に行われることにより、見かけ上消えてしまうことに
なり、これにより大容量データのキヤッシュ及びプロセ
ッサへの取込みの高速化が可能となる。
ュを介してプロセッサ側に取込む場合、ミスによるミス
リクエスト処理（メモリからデータを取込む処理）によ
る時間が他のキヤッシュのヒットブロックを読出す処理
中に行われることにより、見かけ上消えてしまうことに
なり、これにより大容量データのキヤッシュ及びプロセ
ッサへの取込みの高速化が可能となる。
【図１】本発明の実施例のシステムブロック図である。
【図２】本発明のサーチフェーズとリクエストフェーズ
との処理を示すフローチャートである。
との処理を示すフローチャートである。
【図３】本発明のロードフェーズ処理フローの一例を示
す図である。
す図である。
【図４】本発明のロードフェーズ処理フローの他の例を
示す図である。
示す図である。
１ アドレス制御部 ２ キャッシュ本体部 ３ ノンブロッキングバッファ部 ４ リクエスト送出制御部 １１６ アドレスアレイ １２０ データアレイ １１８ リクエスト送出制御回路 １１９ ヒット／ミス判定用アドレス比較器 １２３ アドレス制御回路 １２５ キャッシュ制御回路
フロントページの続き (56)参考文献 特開 平５−181748（ＪＰ，Ａ) 特開 平３−71248（ＪＰ，Ａ) 特開 平４−293136（ＪＰ，Ａ) 特開 平４−15844（ＪＰ，Ａ) 特開 平１−280851（ＪＰ，Ａ) 特開 昭62−154039（ＪＰ，Ａ) 特開 昭61−228540（ＪＰ，Ａ) 特開 平８−272682（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08
Claims (7)
- 【請求項１】 メモリ内のデータの写しをブロック単位
で格納したキャッシュを制御するキャッシュ制御システ
ムであって、 複数ブロックのメモリリクエストに応答して前記キャッ
シュにおけるヒット／ミスヒットを各ブロック毎に順次
判定するサーチフェーズ処理手段と、 このサーチフェーズ処理によるミスヒットブロックに関
しては前記メモリへのリクエスト処理をなすリクエスト
フェーズ処理手段と、 前記サーチフェーズ処理終了後に直ちにこのサーチフェ
ーズ処理におけるヒットブロックに関して前記キャッシ
ュよりデータを読出すロードフェース処理手段と、を含
むことを特徴とするキャッシュ制御システム。 - 【請求項２】 前記ロードフェーズ処理手段は、前記サ
ーチフェーズ処理による各ブロック毎のヒット／ミスヒ
ットの判定結果を順次参照しつつヒットブロックに関し
はて前記キャッシュよりデータ読出しを行い、ミスヒッ
トブロックに関しては前記リクエスト処理結果のデータ
待ちを行った後にデータ読出しを行うようにしたことを
特徴とする請求項１記載のキャッシュ制御システム。 - 【請求項３】 前記ロードフェーズ処理手段は、前記サ
ーチフェーズ処理による各ブロック毎のヒット／ミスヒ
ットの判定結果を順次参照しつつヒットブロックのみの
前記キャッシュよりの読出しを行い、全てのヒットブロ
ックに関する読出し後に前記ミスヒットブロックのデー
タ読出しを行うようにしたことを特徴とする請求項１記
載のキャッシュ制御システム。 - 【請求項４】 メモリ内のデータの写しをブロック単位
で格納したキャッシュを制御するキャッシュ制御方法で
あって、 複数ブロックのメモリリクエストに応答して前記キャッ
シュにおけるヒット／ミスヒットを各ブロック毎に順次
判定するサーチフェーズ処理ステップと、 このサーチフェーズ処理ステップによるミスヒットブロ
ックに関しては前記メモリへのリクエスト処理をなすリ
クエストフェーズ処理ステップと、 前記サーチフェーズ処理ステップ終了後に直ちにこのサ
ーチフェーズ処理におけるヒットブロックに関して前記
キャッシュよりデータを読出すロードフェース処理ステ
ップと、を含むことを特徴とするキャッシュ制御方法。 - 【請求項５】 前記ロードフェーズ処理ステップは、前
記サーチフェーズ処理による各ブロック毎のヒット／ミ
スヒットの判定結果を順次参照しつつヒットブロックに
関しはて前記キャッシュよりデータ読出しを行うステッ
プと、ミスヒットブロックに関しては前記リクエスト処
理結果のデータ待ちを行った後にデータ読出しを行うス
テップとを有することを特徴とする請求項４記載のキャ
ッシュ制御方法。 - 【請求項６】 前記ロードフェーズ処理ステップは、前
記サーチフェーズ処理ステップによる各ブロック毎のヒ
ット／ミスヒットの判定結果を順次参照しつつヒットブ
ロックのみの前記キャッシュよりの読出しを行うステッ
プと、全てのヒットブロックに関する読出し後に前記ミ
スヒットブロックのデータ読出しを行うステップとを有
することを特徴とする請求項４記載のキャッシュ制御方
法。 - 【請求項７】 メモリ内のデータの写しをブロック単位
で格納したキャッシュを制御するキャッシュ制御方法の
プログラムを記録した記録媒体であって、 前記プログラムは、 複数ブロックのメモリリクエストに応答して前記キャッ
シュにおけるヒット／ミスヒットを各ブロック毎に順次
判定するサーチフェーズ処理ステップと、 このサーチフェーズ処理ステップによるミスヒットブロ
ックに関しては前記メモリへのリクエスト処理をなすリ
クエストフェーズ処理ステップと、 前記サーチフェーズ処理ステップ終了後に直ちにこのサ
ーチフェーズ処理におけるヒットブロックに関して前記
キャッシュよりデータを読出すロードフェース処理ステ
ップと、を含むことを特徴とする記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26073198A JP3221409B2 (ja) | 1998-09-16 | 1998-09-16 | キャッシュ制御システム及びその読出し方法並びにその制御プログラムを記録した記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26073198A JP3221409B2 (ja) | 1998-09-16 | 1998-09-16 | キャッシュ制御システム及びその読出し方法並びにその制御プログラムを記録した記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000090007A JP2000090007A (ja) | 2000-03-31 |
| JP3221409B2 true JP3221409B2 (ja) | 2001-10-22 |
Family
ID=17351978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26073198A Expired - Fee Related JP3221409B2 (ja) | 1998-09-16 | 1998-09-16 | キャッシュ制御システム及びその読出し方法並びにその制御プログラムを記録した記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221409B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002082832A (ja) | 2000-09-08 | 2002-03-22 | Nec Corp | キャッシュ更新方法及びキャッシュ更新制御システム並びに記録媒体 |
| JP5332721B2 (ja) * | 2009-02-25 | 2013-11-06 | 富士通セミコンダクター株式会社 | メモリアクセス制御回路、メモリアクセス制御方法および電子機器 |
-
1998
- 1998-09-16 JP JP26073198A patent/JP3221409B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000090007A (ja) | 2000-03-31 |
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