JP3259969B2 - キャッシュメモリ制御装置 - Google Patents

キャッシュメモリ制御装置

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JP3259969B2 JP16790391A JP16790391A JP3259969B2 JP 3259969 B2 JP3259969 B2 JP 3259969B2 JP 16790391 A JP16790391 A JP 16790391A JP 16790391 A JP16790391 A JP 16790391A JP 3259969 B2 JP3259969 B2 JP 3259969B2
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリ制御
装置に関する。
【０００２】
【従来の技術】データの論理アドレスに基づいてヒット
またはミスヒットを判別するキャッシュメモリ制御装置
において、図１に示すように（図１は本発明の回路図で
あるが、一部は従来例と共通するのでその部分について
援用して説明する）キャッシュメモリ３の論理アドレス
のブロックＬＡ１が実際にデータの記憶されている主記
憶部７の物理アドレスのブロックＰＡ１を指していると
する。この場合、キャッシュメモリ制御装置は、マイク
ロプロセッサ１が論理アドレスのブロックＬＡ１をアク
セスする場合、キャッシュメモリ３に当該ブロックＬＡ
１の指す物理アドレスのブロックＰＡ１のデータが主記
憶部７からコピーされていなければミスヒットが発生し
て、主記憶部７の物理アドレスのブロックＰＡ１をキャ
ッシュメモリ３に転送してブロックＬＡ１に格納する。
【０００３】ここで、ＵＮＩＸマシンのようなマルチタ
スキングシステムで、かつ特にライトバック方式のキャ
ッシュメモリ管理を行うシステムにおいて、マルチタス
キングを行っている時に発生するのであるが、タスクＴ
Ａ１による論理アドレスのブロックＬＡ１とタスクＴＡ
２による論理アドレスのブロックＬＡ２が主記憶部７の
同じ１つの物理アドレスのブロックＰＡ１を指定する場
合、キャッシュメモリ制御装置は、まず先のタスクＴＡ
１でキャッシュメモリ３のブロックＬＡ１に主記憶部７
の物理アドレスＰＡ１のデータが書き込まる。次のタス
クＴＡ２では論理アドレスのブロックＬＡ２によりキャ
ッシュメモリ３をアクセスする時に主記憶部７の物理ア
ドレスの同じブロックＰＡ１のデータを用いると、この
データが書き換えられてしまい、論理アドレスのブロッ
クＬＡ１のデータと物理アドレスのブロックＰＡ１のデ
ータとが一致しなくなる。このような状態で、タスクＴ
Ａ２に続いて、再びタスクＴＡ１を実行して論理アドレ
スのブロックＬＡ１のデータを用いると、実際の主記憶
部７の対応する物理アドレスのブロックＰＡ１のデータ
とは異なったものを用いることになる不都合が発生す
る。
【０００４】このような事態を避けるために、各タスク
ＴＡ１，ＴＡ２においてマイクロプロセッサ１は処理デ
ータをいずれかの記憶部に格納する際に、キャッシュメ
モリ３にミスヒットが発生すると一律にキャッシュメモ
リ３のデータを無効にする処理を行うことにしている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のキャッシュメモリ制御装置では、１つのタス
クを終了して別のタスクを実行しようとする時には、一
律にキャッシュメモリを無効にするようにしていたため
に、例えば、ビデオ画像の処理やプリンタ出力の処理の
ようにキャッシュメモリを使用しないでマイクロプロセ
ッサから直接にビデオＲＡＭまたはＩ／Ｏメモリのよう
な補助記憶部に書出すような場合にも、キャッシャメモ
リの内容と主記憶部の内容との一致が保たれるのにかか
わらずキャッシュメモリのデータを不必要に無効にして
いた。この結果として、さらに別のタスクを実行してキ
ャッシュメモリのデータを読出そうとする際にミスヒッ
トが起こり、あらためてキャッシュメモリに主記憶部の
データをロードする必要が起こり、それだけキャッシュ
メモリに主記憶部からデータを転送するブロック転送の
回数が多くなり、コンピュータの処理の高速化を妨げる
問題点があった。
【０００６】本発明はこのような従来の問題点に鑑みて
なされたもので、その目的は、不必要なキャッシュメモ
リの無効処理を防止することにより、キャッシュメモリ
のヒット率を向上させ、コンピュータとしての処理速度
の高速化が図れるキャッシュメモリ制御装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】請求項１の発明のキャッ
シュメモリ制御装置は、ページ単位に物理アドレスごと
にデータを記憶する主記憶部及び補助記憶部と、前記物
理アドレスと論理アドレスとの変換対応を記憶するアド
レス変換テーブルと、前記主記憶部に記憶されているデ
ータの一部を前記論理アドレスを付して記憶するキャッ
シュメモリと、マイクロプロセッサによる１つのタスク
の終了時に前記キャッシュメモリのデータを無効にする
メモリ無効手段と、前記マイクロプロセッサから出力さ
れるデータ各々についてその格納先の記憶部の種類に応
じた識別コードを付与する手段と、１つのタスクを終了
して前記マイクロプロセッサからあるデータを前記主記
憶部または前記補助記憶部に格納する際に、当該データ
に付与されている前記識別コードに基づき、前記補助記
憶部に格納するデータである場合には前記キャッシュメ
モリの無効手段により前記キャッシュメモリのデータを
無効にすることを禁止するメモリ無効禁止手段とを備え
たものである。
【０００８】請求項２の発明は、請求項１のキャッシュ
メモリ制御装置において、前記補助記憶部は、ビデオＲ
ＡＭまたは／及びＩ／Ｏメモリであることを特徴とする
ものである。
【０００９】
【作用】請求項１および２の発明のキャッシャメモリ制
御装置では、マイクロプロセッサがある１つのタスクを
終了してデータをいずれかの記憶部に格納する際に、当
該データに付与されている識別コードに基づいて格納先
の記憶部の種類を識別し、当該データが主記憶部に格納
するものである場合には、ミスヒットが発生した時にキ
ャッシュメモリのデータを無効とするが、当該データが
補助記憶部に格納するものである場合にはキャッシュメ
モリの無効処理を禁止する。
【００１０】これによって特に、ビデオＲＡＭやＩ／Ｏ
メモリのような補助記憶部に格納するデータのようにマ
イクロプロセッサから直接に補助記憶部に格納するデー
タを書き出す時にはキャッシュメモリのデータを無効処
理しないようにし、以後に主記憶部からキャッシュメモ
リにいったん無効にした同じデータを再ロードする機会
を少なくし、コンピュータとしての処理速度の高速化を
図る。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明のキャッシュメモリ制御装置に係
る一実施例の制御を示すブロック図である。
【００１２】同図において、マイクロプロセッサ（ＭＰ
１）１は、後述する論理アドレス空間５の論理アドレス
のブロックＬＡ１，ＬＡ２，ＬＡ３，…よりキャッシュ
メモリ３をアクセスする等の制御を実行する。
【００１３】キャッシュメモリ３は、論理アドレスによ
りページ割付けを指定され、後述する主記憶部７に記憶
されているデータの一部を記憶してマイクロプロセッサ
１による高速なアクセスを可能にするものである。
【００１４】論理アドレス空間５は、ユーザーにより指
定される論理アドレスと主記憶部７、ビデオＲＡＭ９、
Ｉ／Ｏメモリ１１等の記憶部の物理アドレスとの対応関
係を管理し、またキャッシュメモリ３との論理アドレス
のブロック単位の対応付けを管理している。
【００１５】主記憶部７は、物理アドレスにデータを記
憶しており、キャッシュメモリ３に対応してブロックＰ
Ａ１，ＰＡ２，…の単位に区切れられている。例えば、
あるタスクでは、主記憶部７の物理アドレスのブロック
ＰＡ１に対して論理アドレス空間５の論理アドレスのブ
ロックＬＡ１が、物理アドレスのブロックＰＡ２に対し
て論理アドレス空間５の論理アドレスのブロックＬＡ２
がそれぞれ対応させられる。また別のタスクでは、論理
アドレスのブロックＬＡ２と物理アドレスのブロックＰ
Ａ１が対応させられることもある。これらの論理アドレ
ス空間５の内容は仮想記憶管理ユニット１５によって管
理される。
【００１６】ビデオＲＡＭ９は、ＣＲＴ（図示せず）に
表示するための画像データを所定の物理アドレスに同じ
くブロック単位で記憶するものである。Ｉ／Ｏメモリ１
１は、各種のＩ／Ｏ用のデータを所定の物理アドレスに
同じくブロック単位で記憶するものである。これらのビ
デオＲＡＭ９、Ｉ／Ｏメモリ１１のデータはキャッシュ
メモリ３に記憶されることはなく、マイクロプロセッサ
１の指示の下にメモリコントローラ１３によってマイク
ロプロセッサ１から直接に格納されるデータである。
【００１７】メモリコントローラ１３は、主記憶部７、
ビデオＲＡＭ９およびＩ／Ｏメモリ１１に対するデータ
の読出し、書込み等の制御を実行する。
【００１８】仮想記憶管理ユニット（以下、ＭＭＵとい
う。）１５は、論理アドレス空間５の各ページ（ブロッ
クと同じ）毎の制御情報を保持するものである。つま
り、キャッシュメモリ３上の論理アドレスと主記憶部７
の物理アドレスとの対応関係を管理する。
【００１９】ここで、制御情報を図２（ａ）および
（ｂ）を用いて説明する。上記ＭＭＵ１５は、図２
（ａ）に示すタグメモリのテーブル２１を備えていて、
当該テーブル２１の、例えば、２ライン目に物理アドレ
スのブロックＰＡ１および主記憶部７、ビデオＲＡＭ９
またはＩ／Ｏメモリ１１のいずれに格納されるデータで
あるかを識別させるための識別コードとしてのｍｏｄｅ
（モード）の値が記憶されている。また例えば、３ライ
ン目には物理アドレスのブロックＰＡ２およびそのｍｏ
ｄｅの値が記憶されている。ＭＭＵ１５はまた、テーブ
ル２１のｍｏｄｅの値が「１」のとき主記憶部７を示
し、ｍｏｄｅの値が「２」のときビデオＲＡＭ９を示
し、ｍｏｄｅの値が「３」のときＩ／Ｏメモリ１１を示
すテーブル２３を備えている。
【００２０】そしてＭＭＵ１５は、マイクロプロセッサ
１からデータが書出される時に物理アドレスのＰＡ１が
指定されると、テーブル２１の２ライン目を読出す。ま
た、マイクロプロセッサ１から書出されるデータの格納
先の物理アドレスのブロックＰＡ２が指定されると、Ｍ
ＭＵ１５はテーブル２１の３ライン目を読出す。そし
て、物理アドレスのブロックＰＡ１，ＰＡ２それぞれの
ｍｏｄｅの値を検索して、当該ｍｏｄｅの示す値をテー
ブル２３から検索することにより、データの格納先のメ
モリの種類を判定する。
【００２１】レジスタ１７は、マイクロプロセッサ１が
データを格納する先のメモリの種類を示すｍｏｄｅの値
をデータ毎に記憶している。
【００２２】キャッシュメモリ制御ユニット（以下、Ｃ
Ｃという。）１９は、ＭＭＵ１５のテーブル２１および
テーブル２３よりマイクロプロセッサ１が書出そうとし
ているデータの格納先のメモリの種類を示すｍｏｄｅの
値をレジスタ１７から呼出してＭＭＵ１５のテーブル２
１，２３と照合する。この照合により、ｍｏｄｅの値が
「１」、すなわち主記憶部７への格納であることを示し
ている場合には、ＣＣ１９は、キャッシュメモリ３をア
クセスする。そしてＣＣ１９は、キャッシュメモリ３に
ミスヒットが発生するとキャッシュメモリ３を無効にす
ると判断する。一方、照合によりｍｏｄｅの値が「２」
または「３」であれば、キャッシュメモリ３にミスヒッ
トが発生しても無効としない。
【００２３】以上により、次のような動作が可能であ
る。マイクロプロセッサ１によってある１つのタスクが
終了し、その結果のデータをいずれかの種類のメモリに
格納しようとする時、マイクロプロセッサ１はレジスタ
１７には当該データの格納先のメモリの種類を示すｍｏ
ｄｅ値を設定する。そしてマイクロプロセッサ１は書出
し先の論理アドレスをブロック単位で仮想記憶管理ユニ
ット（ＭＭＵ）１５に与える。
【００２４】ＭＭＵ１５は論理アドレス空間５を参照し
て対応する物理アドレスを割り出し、メモリコントロー
ラ１３にその物理アドレスをブロック単位で指定し、マ
イクロプロセッサ１からのデータを渡す。これを受けて
メモリコントローラ１３は該当するメモリ、例えば主記
憶部７、ビデオＲＡＭ９またはＩ／Ｏメモリ１１の該当
する物理アドレスに格納する。
【００２５】この時に、キャッシュメモリ制御ユニット
（ＣＣ）１９は次のように動作する。マイクロプロセッ
サ１から出力されるデータについて、レジスタ１７から
ｍｏｄｅの値を読出し、ＭＭＵ１５のテーブル２１，２
２を参照して格納先のメモリの種類を判定する。
【００２６】そして格納先が主記憶部７であれば、つま
りｍｏｄｅの値が「１」であれば、キャッシュメモリ３
を調べ、該当する論理アドレスがあるかどうか調べ、該
当する論理アドレスが見出せない場合にはミスヒットと
し、キャッシュメモリ３を無効にする。
【００２７】一方、格納先がビデオＲＡＭ９またはＩ／
Ｏメモリ１１であれば、つまりｍｏｄｅの値が「２」ま
たは「３」であればキャッシュメモリ３に該当する論理
アドレスが見出せずにミスヒットであるとしても、この
キャッシュメモリ３を無効にはしない。なぜならば、マ
イクロプロセッサ１からビデオＲＡＭ９やＩ／Ｏメモリ
１１を格納先として出力するデータはキャッシュメモリ
３に演算中にロードされることはなく、したがってキャ
ッシュメモリ３の内容が主記憶部７の内容と不一致にな
る場合がまったくなく、次のタスクでキャッシュメモリ
３の内容をそのまま使用しても何ら問題が発生する恐れ
がないからである。
【００２８】このようにして、マイクロプロセッサ１か
ら書出すデータの格納先がビデオＲＡＭ９やＩ／Ｏメモ
リ１１である場合、主記憶部７に格納する場合とは区別
して、キャッシュメモリ３を無効にしないようにするこ
とにより、この後の別のタスクで主記憶部７のデータを
使用する場合に、キャッシュメモリ３に再ロードしなけ
ればならなくなる回数を少なくし、それだけマイクロプ
ロセッサ１の実際の演算処理とは関係のない無駄な処理
を実行する時間を短くし、コンピュータ全体の処理速度
の高速化を図るのである。
【００２９】
【発明の効果】以上のように請求項１および２の発明に
よれば、マイクロプロセッサの処理したデータをいずれ
かの記憶部に格納する際に、レジスタに記憶されている
当該データの識別コードに基づいて格納先の記憶部の種
類を識別し、当該データが主記憶部に格納するものであ
る場合には、ミスヒットが発生した時にキャッシュメモ
リのデータを無効とするが、当該データが補助記憶部に
格納するものである場合にはキャッシュメモリの無効処
理を禁止することによって、特に、ビデオＲＡＭやＩ／
Ｏメモリに格納するデータのようにマイクロプロセッサ
から直接に補助記憶部に格納するデータについてはキャ
ッシュメモリにミスヒットが発生しても、この場合には
キャッシュメモリのデータと対応する主記憶部のデータ
とが不一致になる可能性はまったくないので無効処理し
ないようにし、以後に主記憶部からキャッシュメモリに
いったん無効にした同じデータを再ロードする機会を少
なくしてコンピュータとしての処理速度の高速化を図る
ことができる。
【図面の簡単な説明】
【図１】本発明のキャッシュメモリ制御装置に係る一実
施例の制御を示すブロック図である。
【図２】仮想記憶管理ユニット内のテーブルを示す図で
ある。
【符号の説明】
１ マイクロプロセッサ ３ キャッシュメモリ ５ 論理アドレス空間 ７ 主記憶部 ９ ビデオＲＡＭ １１ Ｉ／Ｏメモリ １３ メモリコントローラ １５ 仮想記憶管理ユニット １７ レジスタ １９ キャッシュメモリ制御ユニット ２１，２３ テーブル
フロントページの続き (56)参考文献 特開 平３−139745（ＪＰ，Ａ) 特開 昭63−24337（ＪＰ，Ａ) 特開 昭60−79446（ＪＰ，Ａ) 特開 平１−108650（ＪＰ，Ａ) 特開 平１−108651（ＪＰ，Ａ) 特開 平２−56650（ＪＰ，Ａ) 特開 昭61−234446（ＪＰ，Ａ) 特開 昭62−145341（ＪＰ，Ａ) 特開 平３−265050（ＪＰ，Ａ) 特開 平２−217945（ＪＰ，Ａ) 特開 昭62−131351（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ページ単位に物理アドレスごとにデータ
    を記憶する主記憶部及び補助記憶部と、 前記物理アドレスと論理アドレスとの変換対応を記憶す
    るアドレス変換テーブルと、 前記主記憶部に記憶されているデータの一部を前記論理
    アドレスを付して記憶するキャッシュメモリと、 マイクロプロセッサによる１つのタスクの終了時に前記
    キャッシュメモリのデータを無効にするメモリ無効手段
    と、 前記マイクロプロセッサから出力されるデータ各々につ
    いてその格納先の記憶部の種類に応じた識別コードを付
    与する手段と、 １つのタスクを終了して前記マイクロプロセッサからあ
    るデータを前記主記憶部または前記補助記憶部に格納す
    る際に、当該データに付与されている前記識別コードに
    基づき、前記補助記憶部に格納するデータである場合に
    は前記キャッシュメモリの無効手段により前記キャッシ
    ュメモリのデータを無効にすることを禁止するメモリ無
    効禁止手段とを備えて成るキャッシュメモリ制御装置。
  2. 【請求項２】 前記補助記憶部は、ビデオＲＡＭまたは
    ／及びＩ／Ｏメモリであることを特徴とする請求項１に
    記載のキャッシュメモリ制御装置。
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