JPS6252900B2

JPS6252900B2 -

Info

Publication number: JPS6252900B2
Application number: JP17349679A
Authority: JP
Inventors: Toshihiro Akyoshi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-12-29
Filing date: 1979-12-29
Publication date: 1987-11-07
Also published as: JPS5697154A

Description

【発明の詳細な説明】この発明は共通バスに複数の処理装置が接続さ
れたシステムにおいて付加処理装置の命令の実行
途中における割込み制御方式に関するものであ
る。

共通バスに中央処理装置、記憶装置、付加処理
装置などが接続されたコンピユータシステムに於
いて、命令の実行は記憶装置に記憶されたプログ
ラムの順序により中央処理装置命令は中央処理装
置が実行し、付加処理装置命令は付加処理装置が
それぞれ実行し、命令の実行途中で外部より割込
み及びプログラム割込みが発生した場合には、そ
の実行中の命令終了時に、割込みを受けつける。
この割込みが要求する処理ルーチン、プログラム
を実行し、その実行が終了すれば、もとの状態に
復帰して以前のプログラムを実行する。命令処理
装置が中央処理装置のように一命令の実行に比較
的長時間を必要としないときは良いが、付加処理
装置が処理する命令中には一命令でその実行に数
百マイクロセコンド又は数ミリセコンドを必要と
するような長時間命令がある。例えば事務処理装
置における256バイトのテーブルサーチ、ベリフ
アイ命令、又は256バイト以上の移送変換命令、
或いは編集命令の実行中に命令終了時に外部割込
みを処理したのでは、多重割込みを処理する現代
のコンピユータシステムにおいては割込みによる
プログラムレベルの変更、それに伴う処理状態の
退避、復帰速度が命令実行速度以上に重要であ
り、これが命令実行終了まで待たされることにな
るという欠点を持つていた。

この発明の目的は一命令の実行に長時間を必要
とする付加処理装置をもつ情報処理装置において
中央処理装置の割込み処理速度を高速度化した割
込み制御方式を提供することにある。多重割込み
の処理を最重要とするコンピユータシステムにお
いて、付加処理装置のように一命令の実行に長時
間を必要とする処理装置に、この発明によれば付
加処理装置命令の命令実行途中で外部よりの割込
みを受け付け、又は拒否する制御手段と、命令実
行途中における付加処理装置の状態を退避、その
復帰をする機能を持つハードウエアとを付加処理
装置に設ける。このようにして付加処理装置の長
時間を必要とする命令の実行途中で命令を中断も
しくは中止することができ、しかもその動作を可
能にしたり、不能にしたりプログラムで制御でき
るようにされる。

即ち共通バスを介して中央処理装置及び記憶装
置、更に付加処理装置が接続された情報処理装置
において、付加処理装置にはその命令実行中に外
部よりの割込みを受け付け、又は拒否する割込み
可否制御手段が設けられる。また割込みが発生し
た時点までの付加処理装置内の演算過程を示すレ
ジスタ類が退避レジスタに保持される。その退避
レジスタの内容は実行するプログラムにより、予
め指定された記憶装置の退避エリアに退避するか
又は退避しないかが退避可否制御手段で示され
る。前記、割込み可否制御手段、退避可否制御手
段の状態により、付加処理装置の命令実行途中で
の割込みに対し、命令実行の中止、再試行又は中
断、退避、再試行を制御記憶により制御する。

次に図面を参照して説明しよう。先ず従来の割
込み制御方式を述べる。中央処理装置１１、付加
処理装置１２、記憶装置１３及びその他の制御装
置１４は共通バス１５に接続されている。記憶装
置１３内のプログラムの実行は中央処理装置１１
が全命令を一度記憶装置１３内のプログラムエリ
ア１６よりフエツチし（取込み）、中央処理装置
命令は中央処理装置１１が実行し、付加処理装置
命令は付加処理装置１２が実行する。付加処理装
置命令がフエツチされると、中央処理装置１１は
第２図に示すようにバスインタフエース回路１
７、命令デコード割込み、ラツチ回路１８、演算
制御回路１９によりその命令のコマンド及び情報
を解読し、付加処理装置制御回路２１から共通バ
ス１５を介して付加処理装置１２へ付加処理装置
命令を転送し、付加処理装置１２の命令実行が終
了するまで中央処理装置１１は待つ。

この状態で外部より、例えば制御装置１４を通
じて割込み要求がくると、中央処理装置１１は付
加処理装置１２の命令実行が終了するまで待ち、
付加処理装置１２内のバスインタフエース回路２
２より命令実行終了信号が中央処理装置１１に送
られてから前記割込み処理を行う。

所で付加処理装置１２で実行されている命令が
256バイトの移送変換命令、又は編集命令の場合
にはその命令の実行終了に数百マイクロセコンド
以上の長い時間を必要とする。従つて、このよう
に実行終了に長い時間がかゝる命令を付加処理装
置が実行している間に、割込み要求がくると、従
来の方式では前記付加処理装置が命令実行を終了
するまで待たされるため、中央処理装置１１は割
込み処理が不能になる。

中央処理装置１１が割込みを検出したときに付
加処理装置１２の命令実行を強制的に中止し、割
込み処理を行い、その後に元のレベルに戻つて付
加処理装置１２に対し、先の命令を再試行させる
ことも提案されている。この場合には付加処理装
置１２において途中まで実行された演算過程及び
演算時間は全くの無駄となる。又、この命令が記
憶装置１３のプログラムエリア１６のデータを演
算データとして扱い、その結果をプログラムエリ
ア１６の中へ書込む命令で、その書込み途中の場
合に割込み要求が発生し、直ちにその命令実行を
中止すると、元のデータが失われてしまう可能性
も生じ、このときは付加処理装置命令の再試行は
不可能となる。

この発明においては、付加処理装置１２の中に
割込み可、不可フリツプフロツプ２２、情報退避
可、不可フリツプフロツプ２３、退避レジスタ２
５が設けられる。更に、記憶装置１３内のプログ
ラムエリア１６のプログラムによりフリツプフロ
ツプ２２，２３を制御することができるようにさ
れる。例えばフリツプフロツプ２２，２３が共に
セツト状態のときを説明する。付加処理装置１２
の命令実行中に外部より割込みが共通バスを介し
て中央処理装置１１に要求されたとする。この時
その割込み要求は付加処理装置１２のコマンド及
び割込み受付け回路２６にも入力される。付加処
理装置１２ではその制御記憶２７は、フリツプフ
ロツプ２２の状態がセツトであるため、命令実行
の途中で割込み処理のための制御を行う。即ち現
在までに実行された演算レジスタ２８の内容を退
避レジスタ２５へ転送する。更にフリツプフロツ
プ２３もセツト状態であるから記憶装置１３の退
避エリア２９へも演算レジスタ３４の内容を内部
バス３１、バスインタフエース回路２４、共通バ
ス１５を介して退避する。退避が終了すれば制御
記憶２７の制御により、中央処理装置１１へ制御
回路３２、バスインタフエース回路２４を介して
退避完了信号を転送し、中央処理装置１１は要求
されている割込み処理を行う。

その割込み処理によりプログラムレベルが変更
され、その変更されたレベルで付加処理装置１２
を使用することも可能である。中央処理装置１１
による割込みが終了すれば、付加処理装置１２に
対して再試行コマンドを共通バス１５を介して転
送する。付加処理装置１２の制御記憶２７はこの
コマンドをコマンド及び割込み受付回路２６で解
析してフリツプフロツプ２２，２３の状態をチエ
ツクし、記憶装置１３の退避エリア２９より演算
レジスタ２８へ先に退避した情報を復帰させ、先
に中断した命令実行の途中からその実行を再開す
る。

付加処理装置１２内の退避レジスタ２５への情
報の退避は演算レジスタ２８のデータのみならず
フリツプフロツプ２２，２３、制御記憶２７の割
込み時点のフアームウエアアドレス、その他の付
加処理装置１２内の状態信号を、内部バス３１を
通して退避する。

フリツプフロツプ２２がリセツト状態では割込
みは受付けず、付加処理装置１２はそのまゝ命令
実行を続行する。フリツプフロツプ２３がリセツ
ト状態の場合は記憶装置１３の退避エリア２９へ
の退避は行わない。なお付加処理装置１２内の演
算処理は回路３３で行われる。

以上述べたようにこの発明の割込み制御方式に
よれば付加処理装置１２内の割込み可、不可フリ
ツプフロツプ２２をセツト状態にしておけば付加
処理装置１２が命令実行中に、割込み要求がある
と、その命令実行を中断して、中央処理装置１１
は割込み処理を行うことができる。しかもその場
合、付加処理装置１２はそれまでの命令実行を縦
続するために必要なデータを退避レジスタ２５に
退避させ、更に記憶装置１３に退避させることも
できる。従つて中央処理装置１１が割込み処理を
行つた後に、付加処理装置１２は中断した命令実
行をその途中から再開することができる。

【図面の簡単な説明】

第１図は情報処理装置の一般的構成を示すブロ
ツク図、第２図はこの発明による割込み制御方式
の一例を示すブロツク図である。１１：中央処理装置、１２：付加処理装置、１
３：記憶装置、１５：共通バス、２２：割込み
可、不可フリツプフロツプ、２３：退避可、不可
フリツプフロツプ、２５：退避レジスタ、１９，
３３：演算制御回路、１８：命令フエツチデコー
ド割込みラツチ回路、２１：付加処理装置制御回
路、１７，２４：共通バスインタフエース回路、
２７：制御記憶、３２：制御回路、２６：コマン
ド割込み受付け回路、２８：演算レジスタ、２
９：退避エリア、３１：内部バス。

Claims

【特許請求の範囲】

１中央処理装置、記憶装置及び付加処理装置が
共通バスに接続された情報処理装置において、付
加処理装置に設けられ、その命令実行中に、外部
よりの割り込みを受け付け又は拒否する割込可否
制御手段と、割込みが発生した時点までの付加処
理装置内の演算過程を示すレジスタ類の内容を保
持する退避レジスタと、その退避レジスタの内容
を実行するプログラムにより前記記憶装置の予め
決められた退避エリアに退避するか、又は退避し
ないかを示す退避可否制御手段と、前記割込み可
否制御手段及び前記退避可否制御手段の状態によ
り前記付加処理装置の命令実行中における割込み
に対し命令実行の中止、再試行又は中断、退避、
復帰、命令再試行を制御する制御記憶とを具備す
る情報処理装置の割込み制御方式。