JPS6160468B2 - - Google Patents
Info
- Publication number
- JPS6160468B2 JPS6160468B2 JP55097800A JP9780080A JPS6160468B2 JP S6160468 B2 JPS6160468 B2 JP S6160468B2 JP 55097800 A JP55097800 A JP 55097800A JP 9780080 A JP9780080 A JP 9780080A JP S6160468 B2 JPS6160468 B2 JP S6160468B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- channel
- processing unit
- central processing
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003672 processing method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000004886 process control Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Description
【発明の詳細な説明】
本発明は、Ｉ／０割込み処理を高速で行い得る
ようにした割込み処理方式に関するものである。
ようにした割込み処理方式に関するものである。
Ｉ／０命令の処理やＩ／０割込み処理は、一般
的に時間がかゝる。従来の技術においては、これ
らの処理のために、数マイクロ秒ないし数拾マイ
クロ秒の時間がかゝるが、例えば１命令を100ナ
ノ秒で実行できる中央処理装置ではＩ／０命令や
Ｉ／０割込みを実行する時間の間に、数拾ないし
数百の命令を実行できる。このため、それらの処
理に要する時間を減らすための工夫が必要とな
る。
的に時間がかゝる。従来の技術においては、これ
らの処理のために、数マイクロ秒ないし数拾マイ
クロ秒の時間がかゝるが、例えば１命令を100ナ
ノ秒で実行できる中央処理装置ではＩ／０命令や
Ｉ／０割込みを実行する時間の間に、数拾ないし
数百の命令を実行できる。このため、それらの処
理に要する時間を減らすための工夫が必要とな
る。
第１図は、従来の割込みの処理を示すものであ
る。チヤネルよりの割込み要求が受付けられる
と、中央処理装置からチヤネルにCPU ACK信号
が送られる。CPU ACK信号が受付けられると、
チヤネルはCSWやデバイス・アドレスなどを主
記憶の固定番地に書込み、所定の処理が終了する
と、完了信号を中央処理装置に送出している。中
央処理装置は、さきに述べたようにCPU ACK信
号を送出した後、インタロツク状態に入り、さき
に述べたチヤネルからの完了信号によつてインタ
ロツクが解除され、割込み処理を実行する。
る。チヤネルよりの割込み要求が受付けられる
と、中央処理装置からチヤネルにCPU ACK信号
が送られる。CPU ACK信号が受付けられると、
チヤネルはCSWやデバイス・アドレスなどを主
記憶の固定番地に書込み、所定の処理が終了する
と、完了信号を中央処理装置に送出している。中
央処理装置は、さきに述べたようにCPU ACK信
号を送出した後、インタロツク状態に入り、さき
に述べたチヤネルからの完了信号によつてインタ
ロツクが解除され、割込み処理を実行する。
第１図のような従来の割込み処理方式ではチヤ
ネルの割込みシーケンスが終了した後に、中央処
理装置側の割込みシーケンスが行われるので、全
体としての割込み処理に要する時間が著しく大き
くなるという欠点がある。
ネルの割込みシーケンスが終了した後に、中央処
理装置側の割込みシーケンスが行われるので、全
体としての割込み処理に要する時間が著しく大き
くなるという欠点がある。
本発明は、上記の考察に基づくものであつて、
Ｉ／０割込みの処理に要する時間を従来方式に比
し短縮し、これにより計算機システムの処理効率
を向上できるようにした割込み処理方式を提供す
ることを目的としている。そしてそのため、本発
明の割込み処理方式は、チヤネル側からの割込み
要求を受付けたとき中央処理装置が割込みを受付
けたことを示す肯定応答をチヤネル側に返し、チ
ヤネル側では上記の肯定応答を受取ると、主メモ
リへのチヤネル状態語の格納およびデバイス・ア
ドレスの格納などの割込みシーケンスを行い、中
央処理装置側では上記の肯定応答を返した後にお
いて旧プログラム状態語の主記憶への格納、新プ
ログラム状態語のロードおよび新プログラム状態
語に基づく命令フエツチなどの割込みシーケンス
を実行する割込み処理装置であつて、上記肯定応
答をチヤネルに返した後、中央処理装置側におけ
る割込みシーケンスと、チヤネル側における割込
みシーケンスを並行して実行し、チヤネル側の割
込みシーケンスが完了した後、フエツチした上記
命令を実行するようにしたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明す
る。
Ｉ／０割込みの処理に要する時間を従来方式に比
し短縮し、これにより計算機システムの処理効率
を向上できるようにした割込み処理方式を提供す
ることを目的としている。そしてそのため、本発
明の割込み処理方式は、チヤネル側からの割込み
要求を受付けたとき中央処理装置が割込みを受付
けたことを示す肯定応答をチヤネル側に返し、チ
ヤネル側では上記の肯定応答を受取ると、主メモ
リへのチヤネル状態語の格納およびデバイス・ア
ドレスの格納などの割込みシーケンスを行い、中
央処理装置側では上記の肯定応答を返した後にお
いて旧プログラム状態語の主記憶への格納、新プ
ログラム状態語のロードおよび新プログラム状態
語に基づく命令フエツチなどの割込みシーケンス
を実行する割込み処理装置であつて、上記肯定応
答をチヤネルに返した後、中央処理装置側におけ
る割込みシーケンスと、チヤネル側における割込
みシーケンスを並行して実行し、チヤネル側の割
込みシーケンスが完了した後、フエツチした上記
命令を実行するようにしたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明す
る。
第２図は本発明の割込みの処理を説明する図、
第３図は中央処理装置とチヤネル間のインタフエ
ース信号を説明する図、第４図は本発明が適用さ
れるデータ処理装置の概要を示す図である。
第３図は中央処理装置とチヤネル間のインタフエ
ース信号を説明する図、第４図は本発明が適用さ
れるデータ処理装置の概要を示す図である。
第３図は割込みに関係する中央処理装置とチヤ
ネルとの間のインタフエース信号を示すものであ
り、これらのインタフエース信号としては割込み
要求、CPU ACK、インタラプト・ゴー
（INTERRUPTGO）およびＩ／０完了などがあ
る。
ネルとの間のインタフエース信号を示すものであ
り、これらのインタフエース信号としては割込み
要求、CPU ACK、インタラプト・ゴー
（INTERRUPTGO）およびＩ／０完了などがあ
る。
第２図に示すように、チヤネルは、割込み要因
を検出すると、割込み要求を上げる。このとき、
中央処理装置は、その割込みに対してエネーブル
状態であれば割込みを受付け、旧PSWの格納シ
ーケンスを開始する。この旧PSW格納シーケン
スの開始時に、割込みを受付けたことを示す
CPU ACK信号をチヤネルに送り、チヤネルの応
答を待つべくインターロツクをかける。チヤネル
は、CPU ACK信号を受信すると、割込みの優先
順位を決め、割込みシーケンスに入る。CSWを
主記憶に格納した後、チヤネルはインタラプト・
ゴー信号を送り、中央処理装置側のインターロツ
クを解除する。インターロツクが解除されると、
中央処理装置とチヤネルは並行して割込みシーケ
ンスを行う。即ち、中央処理装置側では旧PSW
の格納および新PSWのロードなどを行い、チヤ
ネル側ではデバイス・アドレスの主記憶への格
納、その他を行う。なお、第２図において、割込
み処理とは旧PSWの格納および新PSWのロード
を意味している。中央処理装置側では新PSWの
ロード後、Ｉ／０マスクが変更された旨をチヤネ
ルへ通知するため、待ちサイクルが必要である。
この間において、新PSWの命令アドレスで示さ
れている領域を命令フエツチすることも可能であ
る。割込み最後のサイクルでチヤネルからのＩ／
０完了信号が来ているか否かを調べ、未だ来てい
ない場合にはインタロツクをかけて待つ。そし
て、Ｉ／０完了信号が来たとき、フエツチしてお
いた命令を実行する。なお、第２図においては、
中央処理装置側はCPU ACK信号をチヤネルに送
ると同時にインターロツク状態となり、インタラ
プト・ゴー信号が送られて来ると、インターロツ
クを解除して旧PSWの格納および新PSWのロー
ドを行つているが、CPU ACK信号を送つたと
き、インターロツクをかけずに旧PSWの格納お
よび新PSWのロードを行うようにしても良い。
を検出すると、割込み要求を上げる。このとき、
中央処理装置は、その割込みに対してエネーブル
状態であれば割込みを受付け、旧PSWの格納シ
ーケンスを開始する。この旧PSW格納シーケン
スの開始時に、割込みを受付けたことを示す
CPU ACK信号をチヤネルに送り、チヤネルの応
答を待つべくインターロツクをかける。チヤネル
は、CPU ACK信号を受信すると、割込みの優先
順位を決め、割込みシーケンスに入る。CSWを
主記憶に格納した後、チヤネルはインタラプト・
ゴー信号を送り、中央処理装置側のインターロツ
クを解除する。インターロツクが解除されると、
中央処理装置とチヤネルは並行して割込みシーケ
ンスを行う。即ち、中央処理装置側では旧PSW
の格納および新PSWのロードなどを行い、チヤ
ネル側ではデバイス・アドレスの主記憶への格
納、その他を行う。なお、第２図において、割込
み処理とは旧PSWの格納および新PSWのロード
を意味している。中央処理装置側では新PSWの
ロード後、Ｉ／０マスクが変更された旨をチヤネ
ルへ通知するため、待ちサイクルが必要である。
この間において、新PSWの命令アドレスで示さ
れている領域を命令フエツチすることも可能であ
る。割込み最後のサイクルでチヤネルからのＩ／
０完了信号が来ているか否かを調べ、未だ来てい
ない場合にはインタロツクをかけて待つ。そし
て、Ｉ／０完了信号が来たとき、フエツチしてお
いた命令を実行する。なお、第２図においては、
中央処理装置側はCPU ACK信号をチヤネルに送
ると同時にインターロツク状態となり、インタラ
プト・ゴー信号が送られて来ると、インターロツ
クを解除して旧PSWの格納および新PSWのロー
ドを行つているが、CPU ACK信号を送つたと
き、インターロツクをかけずに旧PSWの格納お
よび新PSWのロードを行うようにしても良い。
第４図はデータ処理装置の概要を示すものであ
る。第４図において、１は中央処理装置、２はチ
ヤネル、３は主記憶、４は主記憶制御部、５は演
算制御部、６は命令制御部、７は命令バツフア、
８はセレクタ、９はパイプライン、１０はプロセ
ス・コントロールをそれぞれ示している。
る。第４図において、１は中央処理装置、２はチ
ヤネル、３は主記憶、４は主記憶制御部、５は演
算制御部、６は命令制御部、７は命令バツフア、
８はセレクタ、９はパイプライン、１０はプロセ
ス・コントロールをそれぞれ示している。
通常モードにおいては、PSWの中の命令アド
レスで指定された命令がメモリから読出され、読
出された命令が命令バツフア７およびセレクタ８
を介してパイプラインに入力され、命令が実行さ
れる。チヤネル２から割込み要求が送られて来る
と、プロセス・コントロール１０は割込みが受付
けられるか否かを調べる。割込みが受付けられる
場合には、プロセス・コントロール１０は命令制
御部６を割込みモードに切換え、チヤネル２に対
してCPU ACK信号を返すと同時にインターロツ
クをかける。チヤネルよりインタラプト・ゴー信
号が送られて来ると、プロセス・コントロール１
０は、現PSWを主記憶３の固定番地への格納お
よび主記憶３の固定番地の新PSWのPSWへのロ
ードをパイプ・ライン９へ指示し、新PSWのロ
ードが終了した後、新PSWで指令された命令の
フエツチをパイプライン９へ指示する。命令が命
令バツフア７にセツトされた後、プロセス・コン
トロール１０はチヤネルからＩ／０完了が通知さ
れるのを待ち、Ｉ／０完了信号が送られて来たと
き、命令制御部６のモードを割込みモードから通
常モードに切換える。
レスで指定された命令がメモリから読出され、読
出された命令が命令バツフア７およびセレクタ８
を介してパイプラインに入力され、命令が実行さ
れる。チヤネル２から割込み要求が送られて来る
と、プロセス・コントロール１０は割込みが受付
けられるか否かを調べる。割込みが受付けられる
場合には、プロセス・コントロール１０は命令制
御部６を割込みモードに切換え、チヤネル２に対
してCPU ACK信号を返すと同時にインターロツ
クをかける。チヤネルよりインタラプト・ゴー信
号が送られて来ると、プロセス・コントロール１
０は、現PSWを主記憶３の固定番地への格納お
よび主記憶３の固定番地の新PSWのPSWへのロ
ードをパイプ・ライン９へ指示し、新PSWのロ
ードが終了した後、新PSWで指令された命令の
フエツチをパイプライン９へ指示する。命令が命
令バツフア７にセツトされた後、プロセス・コン
トロール１０はチヤネルからＩ／０完了が通知さ
れるのを待ち、Ｉ／０完了信号が送られて来たと
き、命令制御部６のモードを割込みモードから通
常モードに切換える。
以上の説明から明らかなように、本発明によれ
ば、中央処理装置側の割込みシーケンスと、チヤ
ネル装置側の割込シーケンスを並行して行い得る
ので、従来方式に比べて割込みの処理に要する時
間を大幅に減少することが出来、これにより、デ
ータ処理装置の処理効率を向上することが出来
る。
ば、中央処理装置側の割込みシーケンスと、チヤ
ネル装置側の割込シーケンスを並行して行い得る
ので、従来方式に比べて割込みの処理に要する時
間を大幅に減少することが出来、これにより、デ
ータ処理装置の処理効率を向上することが出来
る。
第１図は従来のＩ／０割込みの処理を説明する
図、第２図は本発明の割込みの処理を説明する
図、第３図は中央処理装置とチヤネルとの間のイ
ンタフエース信号を説明する図、第４図は本発明
が適用されるデータ処理装置の概要を示す図であ
る。 １……中央処理装置、２……チヤネル、３……
主記憶、４……主記憶制御部、５…演算制御部、
６……命令制御部、７……命令バツフア、８……
セレクタ、９……パイプライン、１０……プロセ
ス・コントロール。
図、第２図は本発明の割込みの処理を説明する
図、第３図は中央処理装置とチヤネルとの間のイ
ンタフエース信号を説明する図、第４図は本発明
が適用されるデータ処理装置の概要を示す図であ
る。 １……中央処理装置、２……チヤネル、３……
主記憶、４……主記憶制御部、５…演算制御部、
６……命令制御部、７……命令バツフア、８……
セレクタ、９……パイプライン、１０……プロセ
ス・コントロール。
Claims (1)
- １ チヤネル側からの割込み要求を受付けたとき
中央処理装置が割込みを受付けたことを示す肯定
応答をチヤネル側に返し、チヤネル側では上記の
肯定応答を受取ると、主メモリへのチヤネル状態
語の格納およびデバイス・アドレスの格納などの
割込みシーケンスを行い、中央処理装置側では上
記の肯定応答を返した後において旧プログラム状
態語の主記憶への格納、新プログラム状態語のロ
ードおよび新プログラム状態語に基づく命令フエ
ツチなどの割込みシーケンスを実行する割込み処
理方式であつて、上記肯定応答をチヤネルに返し
た後、中央処理装置側における割込みシーケンス
と、チヤネル側における割込みシーケンスを並行
して実行し、チヤネル側の割込みシーケンスを完
了した後、フエツチした上記命令を実行するよう
にしたことを特徴とする割込み処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9780080A JPS5723151A (en) | 1980-07-16 | 1980-07-16 | Interruption processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9780080A JPS5723151A (en) | 1980-07-16 | 1980-07-16 | Interruption processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5723151A JPS5723151A (en) | 1982-02-06 |
| JPS6160468B2 true JPS6160468B2 (ja) | 1986-12-20 |
Family
ID=14201852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9780080A Granted JPS5723151A (en) | 1980-07-16 | 1980-07-16 | Interruption processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5723151A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6789187B2 (en) * | 2000-12-15 | 2004-09-07 | Intel Corporation | Processor reset and instruction fetches |
-
1980
- 1980-07-16 JP JP9780080A patent/JPS5723151A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5723151A (en) | 1982-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4803620A (en) | Multi-processor system responsive to pause and pause clearing instructions for instruction execution control | |
| JPH06103494B2 (ja) | ベクトル処理装置の制御方式 | |
| JPS5927935B2 (ja) | 情報処理装置 | |
| JPS62243044A (ja) | デイスクキヤツシユメモリの制御方式 | |
| JPS6160468B2 (ja) | ||
| JPS6115260A (ja) | デ−タ処理装置 | |
| JPS6212538B2 (ja) | ||
| JPS6252900B2 (ja) | ||
| JP2523167B2 (ja) | コマンドチェイン制御装置 | |
| JP2621315B2 (ja) | 情報処理装置 | |
| JP2506591B2 (ja) | 補助処理装置 | |
| JPS6232507B2 (ja) | ||
| JPS5822765B2 (ja) | 電子計算機システムにおけるプログラムロ−ド方式 | |
| JPS617976A (ja) | ベクトル演算処理装置 | |
| JPS61288232A (ja) | 出力命令制御方式 | |
| JPH04362741A (ja) | 割込み制御方法 | |
| JPH0635813A (ja) | 電子計算機の診断方法 | |
| JPS60214038A (ja) | ロ−ドフア−ムウエア命令処理回路 | |
| JPH03240135A (ja) | Ｃｔ装置 | |
| JPS62282345A (ja) | キヤツシユメモリ | |
| JPH01302456A (ja) | チャネル制御ブロックを用いたデータ転送制御方式 | |
| JPH06342372A (ja) | イニシアルプログラムローディング法及びその装置 | |
| JPS63255752A (ja) | 初期プログラムロ−ド方式 | |
| JPS63223829A (ja) | 情報処理装置 | |
| JPH02281339A (ja) | データ処理装置の自動評価方式 |