JP2621315B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2621315B2 JP2621315B2 JP63069871A JP6987188A JP2621315B2 JP 2621315 B2 JP2621315 B2 JP 2621315B2 JP 63069871 A JP63069871 A JP 63069871A JP 6987188 A JP6987188 A JP 6987188A JP 2621315 B2 JP2621315 B2 JP 2621315B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶部と拡張記憶部の間のデータ転送を
伴う情報処理装置に関し、特に、複数のプロセッサ間に
おける拡張記憶部への通信要求の制御を行う情報処理装
置に関する。
伴う情報処理装置に関し、特に、複数のプロセッサ間に
おける拡張記憶部への通信要求の制御を行う情報処理装
置に関する。
大規模科学技術計算を実施するスーパーコンピュータ
では，対象とする問題の規模も大きくなり，必要とする
データのすべてを主記憶装置におくことはむずかしく，
このため，主記憶装置と，高速転送が可能でかつ大容量
の拡張記憶装置とを設る拡張記憶転送方式を採用してい
る。
では，対象とする問題の規模も大きくなり，必要とする
データのすべてを主記憶装置におくことはむずかしく，
このため，主記憶装置と，高速転送が可能でかつ大容量
の拡張記憶装置とを設る拡張記憶転送方式を採用してい
る。
また，演算を高速に実行するために，複数の演算処理
装置を接続して，同時にジョブを実行することで，性能
の向上をはかっている。
装置を接続して，同時にジョブを実行することで，性能
の向上をはかっている。
従来，この種の拡張記憶装置を有する情報処理装置で
は，複数のプロセッサからのデータ転用要求の競合を制
御するためのロック手段は，主記憶装置上に存在してい
た。
は，複数のプロセッサからのデータ転用要求の競合を制
御するためのロック手段は，主記憶装置上に存在してい
た。
しかしながら，上述した従来の拡張記憶装置が接続さ
れるスーパーコンピュータにおける拡張記憶転送制御方
式では，複数のプロセッサからの拡張記憶データ転送要
求の制御を行なう通信ロックは，主記憶装置上におかれ
ているので，高速演算処理装置がベクトル命令を実行し
て，主記憶装置に対して，ベクトルデータのロードまた
はストアを行なって主記憶装置を専有している時や，入
出力処理装置が磁気ディスク装置などと主記憶装置との
データ転送中に，高速演算処理装置又は中央処理装置が
主記憶装置と拡張記憶装置とのデータ転送を行なう為に
主記憶装置上の通信ロックを読み出す時や，転送が完了
して通信ロックを解除する時に，主記憶装置の専有が解
かれるまで，その命令の実行を待たされてしまうため，
性能が低下するという欠点があった。
れるスーパーコンピュータにおける拡張記憶転送制御方
式では，複数のプロセッサからの拡張記憶データ転送要
求の制御を行なう通信ロックは，主記憶装置上におかれ
ているので，高速演算処理装置がベクトル命令を実行し
て，主記憶装置に対して，ベクトルデータのロードまた
はストアを行なって主記憶装置を専有している時や，入
出力処理装置が磁気ディスク装置などと主記憶装置との
データ転送中に，高速演算処理装置又は中央処理装置が
主記憶装置と拡張記憶装置とのデータ転送を行なう為に
主記憶装置上の通信ロックを読み出す時や，転送が完了
して通信ロックを解除する時に，主記憶装置の専有が解
かれるまで，その命令の実行を待たされてしまうため，
性能が低下するという欠点があった。
そこで，本発明の技術的課題は，上記欠点に鑑み，主
記憶装置の使用状態に係りなく，データ転送ロックフラ
グにアクセスができ，且つ，そのアクセス時間を短縮で
きる情報処理装置を提供することである。
記憶装置の使用状態に係りなく，データ転送ロックフラ
グにアクセスができ，且つ，そのアクセス時間を短縮で
きる情報処理装置を提供することである。
本発明の情報処理装置は、システム制御装置と、中央
処理装置と、高速演算処理装置と、第１の主記憶装置
と、第２の主記憶装置と、拡張記憶装置と、前記中央処
理装置からの要求にしたがって前記第１の主記憶装置と
前記拡張記憶装置との間でデータを転送するとともに前
記高速演算装置からの指示ししたがって前記第２の主記
憶装置と前記拡張記憶装置との間でデータを転送する拡
張記憶データ転送手段と、前記システム制御装置内に設
けられ前記中央処理装置および前記高速演算処理装置か
らアクセス可能な転送ロックフラグと、前記転送ロック
フラグがロック状態にある期間に前記転送ロックフラグ
をロック状態にするためのロック命令が前記中央処理装
置もしくは前記高速演算装置から所定回数以上あったと
きに命令元の処理装置に割込信号を送出するデッドロッ
ク検出回路とを有し、前記中央処理装置および前記高速
演算装置が、前記拡張記憶データ転送手段へのデータ転
送要求に先だって前記転送ロックフラグにロック命令を
送出しロックが成功したときには前記拡張記憶データ転
送手段へデータ転送を要求しロックが不成功となったと
きには前記拡張記憶データ転送手段へのデータ転送要求
を保留する手段と、前記デッドロック検出回路からの割
込信号を受信したときにロック解除命令を送出して前記
転送ロックビットのロック状態を強制的に解除する手段
とを含む。
処理装置と、高速演算処理装置と、第１の主記憶装置
と、第２の主記憶装置と、拡張記憶装置と、前記中央処
理装置からの要求にしたがって前記第１の主記憶装置と
前記拡張記憶装置との間でデータを転送するとともに前
記高速演算装置からの指示ししたがって前記第２の主記
憶装置と前記拡張記憶装置との間でデータを転送する拡
張記憶データ転送手段と、前記システム制御装置内に設
けられ前記中央処理装置および前記高速演算処理装置か
らアクセス可能な転送ロックフラグと、前記転送ロック
フラグがロック状態にある期間に前記転送ロックフラグ
をロック状態にするためのロック命令が前記中央処理装
置もしくは前記高速演算装置から所定回数以上あったと
きに命令元の処理装置に割込信号を送出するデッドロッ
ク検出回路とを有し、前記中央処理装置および前記高速
演算装置が、前記拡張記憶データ転送手段へのデータ転
送要求に先だって前記転送ロックフラグにロック命令を
送出しロックが成功したときには前記拡張記憶データ転
送手段へデータ転送を要求しロックが不成功となったと
きには前記拡張記憶データ転送手段へのデータ転送要求
を保留する手段と、前記デッドロック検出回路からの割
込信号を受信したときにロック解除命令を送出して前記
転送ロックビットのロック状態を強制的に解除する手段
とを含む。
次に本発明の一実施例について図面を参照して説明す
る。
る。
第１図に示すとおり，本発明の一実施例に係る拡張記
憶転送制御方式を採る情報処理装置は，システム制御装
置１と，それに接続される入出力処理装置５と，本シス
テム全体の制御を行なう中央処理装置６と，ベクトル計
算を主体に実施する複数の高速演算処理装置２〜４と，
中央処理装置６用の主記憶でオペレーティングシステム
機能が動作する制御用主記憶装置９と，ベクトル計算用
のベクトルデータや高速演算処理装置２〜４で実行され
るユーザプログラムを格納した高速演算処理装置２〜４
用の超高速，大容量の演算用主記憶装置７と，拡張記憶
装置８と，中央処理装置６や入出力処理装置５と制御用
主記憶装置9,演算用主記憶装置７とのデータ転送を制御
する制御用データ転送制御回路11と，複数の高速演算処
理装置２〜４の演算用主記憶装置7,制御用主記憶装置９
とのデータ転送を制御する演算用データ転送制御回路10
と，拡張記憶装置８と演算用主記憶装置7,制御用主記憶
装置９とのデータ転送を制御する拡張記憶データ転送制
御回路12と，高速演算処理装置２〜４や中央処理装置６
からのロック命令及びロック解除命令を受け付ける通信
ロック回路13とから構成されている。
憶転送制御方式を採る情報処理装置は，システム制御装
置１と，それに接続される入出力処理装置５と，本シス
テム全体の制御を行なう中央処理装置６と，ベクトル計
算を主体に実施する複数の高速演算処理装置２〜４と，
中央処理装置６用の主記憶でオペレーティングシステム
機能が動作する制御用主記憶装置９と，ベクトル計算用
のベクトルデータや高速演算処理装置２〜４で実行され
るユーザプログラムを格納した高速演算処理装置２〜４
用の超高速，大容量の演算用主記憶装置７と，拡張記憶
装置８と，中央処理装置６や入出力処理装置５と制御用
主記憶装置9,演算用主記憶装置７とのデータ転送を制御
する制御用データ転送制御回路11と，複数の高速演算処
理装置２〜４の演算用主記憶装置7,制御用主記憶装置９
とのデータ転送を制御する演算用データ転送制御回路10
と，拡張記憶装置８と演算用主記憶装置7,制御用主記憶
装置９とのデータ転送を制御する拡張記憶データ転送制
御回路12と，高速演算処理装置２〜４や中央処理装置６
からのロック命令及びロック解除命令を受け付ける通信
ロック回路13とから構成されている。
第２図に示すように，通信ロック回路13は，“1"のと
き転送ロック中を，“0"のとき未転送中を表示する転送
ロックフラグ21と，高速演算処理装置２〜４や中央処理
装置６からのロック命令200を受け付けると，転送ロッ
クフラグ21によりロック成功，不成功を判定するロック
判定回路20と,mビットのカウントレジスタ23を含むデッ
ドロック検出回路22とから構成されている。尚,201は転
送ロックフラグ21を“0"にするクリア信号である。
き転送ロック中を，“0"のとき未転送中を表示する転送
ロックフラグ21と，高速演算処理装置２〜４や中央処理
装置６からのロック命令200を受け付けると，転送ロッ
クフラグ21によりロック成功，不成功を判定するロック
判定回路20と,mビットのカウントレジスタ23を含むデッ
ドロック検出回路22とから構成されている。尚,201は転
送ロックフラグ21を“0"にするクリア信号である。
次に本実施例の動作について第３図の拡張記憶データ
転送タイムチャートを用いて説明する。
転送タイムチャートを用いて説明する。
高速演算処理装置２〜４が演算用主記憶装置７と拡張
記憶装置８とのデータ転送を，又は中央処理装置６が制
御用主記憶装置９と拡張記憶装置８とのデータ転送を行
なおうとすると，これら処理装置２〜4,6は，通信ロッ
ク回路13にロック命令101を送出する。
記憶装置８とのデータ転送を，又は中央処理装置６が制
御用主記憶装置９と拡張記憶装置８とのデータ転送を行
なおうとすると，これら処理装置２〜4,6は，通信ロッ
ク回路13にロック命令101を送出する。
通信ロック回路13のロック判定回路20は，ロック命令
101を受け付けると，転送ロックフラグ21が“0"の時
は，転送ロックフラグ21を“1"にすると共に，デッドロ
ック検出回路22内のセレクタ24にロック判定回路20から
のセレクト信号205を与え，全ビット“1"の入力データ2
07をセレクトさせ，カウントレジスタ23を全ビット“1"
に設定する。
101を受け付けると，転送ロックフラグ21が“0"の時
は，転送ロックフラグ21を“1"にすると共に，デッドロ
ック検出回路22内のセレクタ24にロック判定回路20から
のセレクト信号205を与え，全ビット“1"の入力データ2
07をセレクトさせ，カウントレジスタ23を全ビット“1"
に設定する。
一方，転送ロックフラグ21が“1"の時は，転送ロック
フラグ21は“1"のままで保持し，セレクタ24が，セレク
ト信号205により減算器25でカウントレジスタ23の値を
−１したデータ210を，セレクトすることによりカウン
トレジスタ23の値を−１する。
フラグ21は“1"のままで保持し，セレクタ24が，セレク
ト信号205により減算器25でカウントレジスタ23の値を
−１したデータ210を，セレクトすることによりカウン
トレジスタ23の値を−１する。
そして，命令元の処理装置に，リプライ102といっし
ょに転送ロックフラグ21の値を，ロック判定信号204と
して送る。
ょに転送ロックフラグ21の値を，ロック判定信号204と
して送る。
この時，演算用主記憶装置７が他の演算処理装置２〜
４のベクトルデータのロード／ストアの為に専有されて
いる場合，又は制御用主記憶装置９が入出力処理装置５
に接続される磁気ディスク装置（図示せず）とのデータ
転送中の場合であっても，通信ロック回路13はロック命
令101を受け付け可能である。
４のベクトルデータのロード／ストアの為に専有されて
いる場合，又は制御用主記憶装置９が入出力処理装置５
に接続される磁気ディスク装置（図示せず）とのデータ
転送中の場合であっても，通信ロック回路13はロック命
令101を受け付け可能である。
高速演算処理装置２〜４又は中央処理装置６は，通信
ロック回路13からリプライ102を受けとると，ロック判
定信号204が“1"の時は，ロック不成功として，再度，
通信ロック回路13にロック命令101を送出し，ロック判
定信号204が“0"の時はロック成功として，拡張記憶デ
ータ転送制御回路12に，転送開始アドレス，転送ブロッ
ク長などの転送情報を付してデータ転送命令103を送出
する。
ロック回路13からリプライ102を受けとると，ロック判
定信号204が“1"の時は，ロック不成功として，再度，
通信ロック回路13にロック命令101を送出し，ロック判
定信号204が“0"の時はロック成功として，拡張記憶デ
ータ転送制御回路12に，転送開始アドレス，転送ブロッ
ク長などの転送情報を付してデータ転送命令103を送出
する。
拡張記憶データ転送制御回路12は，データ転送命令10
3を受けとると，データ転送命令103に付された転送情報
により，拡張記憶装置８と演算用主記憶装置７又は，制
御用主記憶装置９との高速データ転送を実行する。その
後，指定されたすべてのデータを転送すると，命令元の
処理装置にデータ転送の終了報告104を返す。
3を受けとると，データ転送命令103に付された転送情報
により，拡張記憶装置８と演算用主記憶装置７又は，制
御用主記憶装置９との高速データ転送を実行する。その
後，指定されたすべてのデータを転送すると，命令元の
処理装置にデータ転送の終了報告104を返す。
高速演算処理装置２〜４又は中央処理装置６は，拡張
記憶データ転送制御回路12からデータ転送の終了報告10
4を受けとると，通信ロック回路13にロック解除命令105
を送出する。通信ロック回路13は，ロック解除命令105
を受け付けると，転送ロックフラグ21を“0"にすると共
に，ロック解除終了報告106を命令元の処理装置に返
す。
記憶データ転送制御回路12からデータ転送の終了報告10
4を受けとると，通信ロック回路13にロック解除命令105
を送出する。通信ロック回路13は，ロック解除命令105
を受け付けると，転送ロックフラグ21を“0"にすると共
に，ロック解除終了報告106を命令元の処理装置に返
す。
この時，ロック命令時と同様に，演算用主記憶装置７
が，他の高速演算処理装置２〜４のベクトルデータのロ
ード／ストアの為に専有されている場合，又は，制御用
主記憶装置９が入出力処理装置５に接続される磁気ディ
スク装置（図示せず）とのデータ転送中の場合であって
も，通信ロック回路13は，ロック解除命令105を受け付
け可能である。
が，他の高速演算処理装置２〜４のベクトルデータのロ
ード／ストアの為に専有されている場合，又は，制御用
主記憶装置９が入出力処理装置５に接続される磁気ディ
スク装置（図示せず）とのデータ転送中の場合であって
も，通信ロック回路13は，ロック解除命令105を受け付
け可能である。
また，ロックを設定した演算処理装置２〜４が，障害
によりシステムから切り離され，ロックされたままの状
態になった場合には，他の処理装置がデータ転送を行な
う為にロック命令をくり返し,2m−１回目のロック命令
で，デッドロック検出回路22内のカウントレジスタ21が
“1"になり，減算器25の出力210が“0"になって零検出
回路26の出力211が“1"になり，ロック判定回路20より
ロック不成功信号203が“1"になると，割込回路27は，
命令元の処理装置にデッドロック割込信号212を送出す
る。
によりシステムから切り離され，ロックされたままの状
態になった場合には，他の処理装置がデータ転送を行な
う為にロック命令をくり返し,2m−１回目のロック命令
で，デッドロック検出回路22内のカウントレジスタ21が
“1"になり，減算器25の出力210が“0"になって零検出
回路26の出力211が“1"になり，ロック判定回路20より
ロック不成功信号203が“1"になると，割込回路27は，
命令元の処理装置にデッドロック割込信号212を送出す
る。
処理装置は，デッドロック割込信号212を受け付ける
と，ロック解除命令を送出して，転送ロックフラグ21を
強制的に“0"にした後，ロック命令を行なう。
と，ロック解除命令を送出して，転送ロックフラグ21を
強制的に“0"にした後，ロック命令を行なう。
以上説明したように、本発明は、複数の高速演算処理
装置が主記憶装置と拡張記憶装置とのデータ転送を行う
時の競合制御のためのデータ転送ロックフラグを、シス
テム制御装置内に置くことにより、複数の高速演算処理
装置間において、主記憶装置の使用状態にかかわりな
く、データ転送ロックフラグにアクセスができ、かつ従
来の主記憶装置上にデータ転送ロックフラグを置く場合
に比べて、アクセス時間を短くできるという効果があ
る。
装置が主記憶装置と拡張記憶装置とのデータ転送を行う
時の競合制御のためのデータ転送ロックフラグを、シス
テム制御装置内に置くことにより、複数の高速演算処理
装置間において、主記憶装置の使用状態にかかわりな
く、データ転送ロックフラグにアクセスができ、かつ従
来の主記憶装置上にデータ転送ロックフラグを置く場合
に比べて、アクセス時間を短くできるという効果があ
る。
第１図は本発明の実施例を示すブロック図，第２図は第
１図の通信ロック回路13のブロック図，第３図は拡張記
憶データ転送のタイムチャートである。 １……システム制御装置,2〜４……高速演算処理装置,5
……入出力処理装置,6……中央処理装置,7……演算用主
記憶装置,8……拡張記憶装置,9……制御用主記憶装置,1
0……演算用データ転送制御回路,11……制御用データ転
送制御回路,12……拡張記憶データ転送制御回路,13……
通信ロック回路,20……ロック判定回路,21……転送ロッ
クフラグ,22……デッドロック検出回路。
１図の通信ロック回路13のブロック図，第３図は拡張記
憶データ転送のタイムチャートである。 １……システム制御装置,2〜４……高速演算処理装置,5
……入出力処理装置,6……中央処理装置,7……演算用主
記憶装置,8……拡張記憶装置,9……制御用主記憶装置,1
0……演算用データ転送制御回路,11……制御用データ転
送制御回路,12……拡張記憶データ転送制御回路,13……
通信ロック回路,20……ロック判定回路,21……転送ロッ
クフラグ,22……デッドロック検出回路。
Claims (1)
- 【請求項１】システム制御装置と、 中央処理装置と、 高速演算処理装置と、 第１の主記憶装置と、 第２の主記憶装置と、 拡張記憶装置と、 前記中央処理装置からの要求にしたがって前記第１の主
記憶装置と前記拡張記憶装置との間でデータを転送する
とともに、前記高速演算装置からの指示ししたがって前
記第２の主記憶装置と前記拡張記憶装置との間でデータ
を転送する拡張記憶データ転送手段と、 前記システム制御装置内に設けられ、前記中央処理装置
および前記高速演算処理装置からアクセス可能な転送ロ
ックフラグと、 前記転送ロックフラグがロック状態にある期間に、前記
転送ロックフラグをロック状態にするためのロック命令
が前記中央処理装置もしくは前記高速演算装置から所定
回数以上あったときに、命令元の処理装置に割込信号を
送出するデッドロック検出回路とを有し、 前記中央処理装置および前記高速演算装置が、 前記拡張記憶データ転送手段へのデータ転送要求に先だ
って前記転送ロックフラグにロック命令を送出し、ロッ
クが成功したときには前記拡張記憶データ転送手段へデ
ータ転送を要求し、ロックが不成功となったときには前
記拡張記憶データ転送手段へのデータ転送要求を保留す
る手段と、 前記デッドロック検出回路からの割込信号を受信したと
きに、ロック解除命令を送出して前記転送ロックビット
のロック状態を強制的に解除する手段とを含むことを特
徴とする情報処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069871A JP2621315B2 (ja) | 1988-03-25 | 1988-03-25 | 情報処理装置 |
| AU31696/89A AU614044B2 (en) | 1988-03-25 | 1989-03-23 | Information processing system capable of quickly detecting an extended buffer memory regardless of a state of a main memory device |
| US07/329,274 US5163144A (en) | 1988-03-25 | 1989-03-27 | System for releasing access status of an extended buffer memory from a deadlock state after a predetermined number of locked-out access requests |
| CA000594844A CA1317681C (en) | 1988-03-25 | 1989-03-28 | Information processing system capable of quickly detecting an extended buffer memory regardless of a state of a main memory device |
| DE68927747T DE68927747T2 (de) | 1988-03-25 | 1989-03-28 | Sperrschaltung für einen erweiterten Pufferspeicher |
| EP89105439A EP0343343B1 (en) | 1988-03-25 | 1989-03-28 | Lock circuit for extended buffer memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069871A JP2621315B2 (ja) | 1988-03-25 | 1988-03-25 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244564A JPH01244564A (ja) | 1989-09-28 |
| JP2621315B2 true JP2621315B2 (ja) | 1997-06-18 |
Family
ID=13415286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069871A Expired - Lifetime JP2621315B2 (ja) | 1988-03-25 | 1988-03-25 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621315B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892052A (ja) * | 1981-11-27 | 1983-06-01 | Nec Corp | 資源ロツク装置 |
| JPS6267648A (ja) * | 1985-09-19 | 1987-03-27 | Fujitsu Ltd | 排他制御命令処理方式 |
| US4710560A (en) * | 1986-09-08 | 1987-12-01 | W. R. Grace & Co. | Polyurethane coating composition |
-
1988
- 1988-03-25 JP JP63069871A patent/JP2621315B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01244564A (ja) | 1989-09-28 |
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