JPH01261763A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
- Publication number
- JPH01261763A JPH01261763A JP63090942A JP9094288A JPH01261763A JP H01261763 A JPH01261763 A JP H01261763A JP 63090942 A JP63090942 A JP 63090942A JP 9094288 A JP9094288 A JP 9094288A JP H01261763 A JPH01261763 A JP H01261763A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- data
- control device
- block
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 abstract description 19
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 14
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 102100026008 Breakpoint cluster region protein Human genes 0.000 description 1
- 101000933320 Homo sapiens Breakpoint cluster region protein Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
本発明の一実施例 （第１．２図）
発明の効果
［概要］
ＤＭＡ転送制御装置に関し、
転送の途中で終了させられても処理可能なりＭＡ転送制
御装置を提供することを目的とし、記憶装置に格納され
た転送情報に基づき複数のデータを転送するＤＭＡ転送
制御装置において、データ転送終了時に転送情報を記憶
装置の所定の位置に出力する転送手段を設け、前記デー
タ転送終了時に前記データの転送状況を認識できるよう
にするとともに、 また、データ転送終了時に転送情報を記憶装置の所定の
位置に出力するか否かを決定する決定手段を設け、前記
データ転送終了時に前記記憶装置に前記転送情報を出力
させるか否かを任意に設定可能とするように構成する。
御装置を提供することを目的とし、記憶装置に格納され
た転送情報に基づき複数のデータを転送するＤＭＡ転送
制御装置において、データ転送終了時に転送情報を記憶
装置の所定の位置に出力する転送手段を設け、前記デー
タ転送終了時に前記データの転送状況を認識できるよう
にするとともに、 また、データ転送終了時に転送情報を記憶装置の所定の
位置に出力するか否かを決定する決定手段を設け、前記
データ転送終了時に前記記憶装置に前記転送情報を出力
させるか否かを任意に設定可能とするように構成する。
本発明は、ＤＭＡ転送制御装置に関し、詳細には、ブロ
ック転送の終了状況をメモリエリアに書き出すＤＭＡ転
送制御装置に関する。
ック転送の終了状況をメモリエリアに書き出すＤＭＡ転
送制御装置に関する。
近時、コンピュータシステムでは扱うことのできるデー
タ量の増加に伴い、例えば磁気ディスク装置等補助記憶
装置との間の入出力、あるいは画像データ処理等非常に
多量のデータを高速に扱う必要があり、これらに対応し
てＣＰＵを介さずにデータ転送を行ういわゆるＤＭＡ転
送が行われている。すなわち、通常のデータ転送はＣＰ
Ｕを介して行われていることから、データ転送の処理速
度はＣＰＵの処理速度が支配的であり、ＣＰＵの処理速
度が追いつかないような高速なデータ転送を行うことは
不可能である。また、さほど高速ではないデータ転送で
あってもその量が多い場合には転送処理に時間がかかる
。そこで、ＤＭＡ転送制御装置を用いて処理速度の遅い
ＣＰＵを介さずに外部の周辺装置とメモリあるいはメモ
リ同志でデータ転送を直接行うことにより、データ転送
速度の高速化を図って高速あるいは多量のデータ転送を
効率よく処理している。
タ量の増加に伴い、例えば磁気ディスク装置等補助記憶
装置との間の入出力、あるいは画像データ処理等非常に
多量のデータを高速に扱う必要があり、これらに対応し
てＣＰＵを介さずにデータ転送を行ういわゆるＤＭＡ転
送が行われている。すなわち、通常のデータ転送はＣＰ
Ｕを介して行われていることから、データ転送の処理速
度はＣＰＵの処理速度が支配的であり、ＣＰＵの処理速
度が追いつかないような高速なデータ転送を行うことは
不可能である。また、さほど高速ではないデータ転送で
あってもその量が多い場合には転送処理に時間がかかる
。そこで、ＤＭＡ転送制御装置を用いて処理速度の遅い
ＣＰＵを介さずに外部の周辺装置とメモリあるいはメモ
リ同志でデータ転送を直接行うことにより、データ転送
速度の高速化を図って高速あるいは多量のデータ転送を
効率よく処理している。
ＤＭＡ転送制御装置（以下、ＤＭＡコントローラ： Ｄ
ＭＡＣという）は前述のようなコンピュータシステムの
一部であり、通常はＣＰＵがシステム内部のバスを専有
してデータ転送を行っている。
ＭＡＣという）は前述のようなコンピュータシステムの
一部であり、通常はＣＰＵがシステム内部のバスを専有
してデータ転送を行っている。
すなわち、バスの専有権は通常ＣＰＵが保有しており、
−ｉ的に一つのシステム内ではＣＰＵの専有権が最も高
い。
−ｉ的に一つのシステム内ではＣＰＵの専有権が最も高
い。
ＤＭＡ転送の要求が発生すると、ＣＰＵはバスの専有権
をＤＭＡＣに譲ってバスをＤＭＡＣに開放し、ＤＭＡＣ
がＣＰＵに代わってバスを専有し、ＤＭＡ転送を行う、
この場合、ＤＭＡ転送の方法には大別してレジスタダイ
レクトとディスクリブタチエインの二つがあり、前者は
転送開始以前にＣＰＵによりＤＭＡＣ内のレジスタに書
き込まれた情報、例えば、転送元のアドレス（ソースア
ドレス）、転送先のアドレス（ディストネーションアド
レス）、転送データの量（バイトカウント）等転送に必
要な転送情報に基づきＤＭＡ転送を行う。後者はＣＰＵ
がＤＭＡ転送に先立ってシステム内のメモリに登録する
テーブル化された転送情報（ディスクリブタ）をＤＭＡ
Ｃが順次読み出して内部のレジスタに格納し、該レジス
タの情報に基づいてＤＭＡ転送を行う。ディスクリブタ
チエインによるＤＭＡ転送では一組のディスクリブタで
示されるブロック、すなわち、ソースあるいはディスト
ネーションの各アドレスとバイトカウントで示されるメ
モリ内の連続したエリアのデータの転送が終了すると、
次のディスクリブタを読み込むことで複数のブロック転
送が連続的に行われる。
をＤＭＡＣに譲ってバスをＤＭＡＣに開放し、ＤＭＡＣ
がＣＰＵに代わってバスを専有し、ＤＭＡ転送を行う、
この場合、ＤＭＡ転送の方法には大別してレジスタダイ
レクトとディスクリブタチエインの二つがあり、前者は
転送開始以前にＣＰＵによりＤＭＡＣ内のレジスタに書
き込まれた情報、例えば、転送元のアドレス（ソースア
ドレス）、転送先のアドレス（ディストネーションアド
レス）、転送データの量（バイトカウント）等転送に必
要な転送情報に基づきＤＭＡ転送を行う。後者はＣＰＵ
がＤＭＡ転送に先立ってシステム内のメモリに登録する
テーブル化された転送情報（ディスクリブタ）をＤＭＡ
Ｃが順次読み出して内部のレジスタに格納し、該レジス
タの情報に基づいてＤＭＡ転送を行う。ディスクリブタ
チエインによるＤＭＡ転送では一組のディスクリブタで
示されるブロック、すなわち、ソースあるいはディスト
ネーションの各アドレスとバイトカウントで示されるメ
モリ内の連続したエリアのデータの転送が終了すると、
次のディスクリブタを読み込むことで複数のブロック転
送が連続的に行われる。
具体的には、ＤＭＡＣによるＤＭＡ転送に先立ってＣＰ
Ｕはディスクリブタをテーブル化してメモリに書き込む
゛とともに、ＤＭＡＣ内のディスクリブタアドレスレジ
スタ（ＤＳＲ）にブロック転送の先頭ブロックのディス
クリブタが格納されているアドレス（以下、ディスクリ
ブタアドレスという）を書き込む、転送要求が発生する
と、ＤＭＡＣはＤＳＲに示されるアドレスからディスク
リブタを内部のメモリアドレスレジスタ（ＭＡＲ）およ
びバイトカウントレジスタ（ＢＣＲ）に登録し、ＭＡＲ
およびＢＣＲに示される１つのデータブロックのＤＭＡ
転送を開始する。１つのブロックのＤＭＡ転送が終了す
ると、ＤＭＡＣは内部のマイクロプログラムに従ってＤ
ＳＲの値を更新するとともに、次のディスクリブタを読
み込んで内部のＭＡＲおよびＢＣＲに登録し、次のデー
タブロックの転送を開始する。このように、次に転送す
るデータブロックのディスクリブタを順次読み込むこと
によって複数のデータブロックのＤＭＡ転送が行われる
。
Ｕはディスクリブタをテーブル化してメモリに書き込む
゛とともに、ＤＭＡＣ内のディスクリブタアドレスレジ
スタ（ＤＳＲ）にブロック転送の先頭ブロックのディス
クリブタが格納されているアドレス（以下、ディスクリ
ブタアドレスという）を書き込む、転送要求が発生する
と、ＤＭＡＣはＤＳＲに示されるアドレスからディスク
リブタを内部のメモリアドレスレジスタ（ＭＡＲ）およ
びバイトカウントレジスタ（ＢＣＲ）に登録し、ＭＡＲ
およびＢＣＲに示される１つのデータブロックのＤＭＡ
転送を開始する。１つのブロックのＤＭＡ転送が終了す
ると、ＤＭＡＣは内部のマイクロプログラムに従ってＤ
ＳＲの値を更新するとともに、次のディスクリブタを読
み込んで内部のＭＡＲおよびＢＣＲに登録し、次のデー
タブロックの転送を開始する。このように、次に転送す
るデータブロックのディスクリブタを順次読み込むこと
によって複数のデータブロックのＤＭＡ転送が行われる
。
しかしながら、このような従来のＤＭＡ転送装置にあっ
ては、複数のブロックのデータ転送を行うとき、１つの
ブロックのデータ転送が終了する毎に次のディスクリブ
タを内部に格納して更新する構成となっていたため、次
のような問題点があった。
ては、複数のブロックのデータ転送を行うとき、１つの
ブロックのデータ転送が終了する毎に次のディスクリブ
タを内部に格納して更新する構成となっていたため、次
のような問題点があった。
すなわち、ＤＭＡＣが転送を終了する場合、入出力制御
装置（以下、ＩＯＣという）からの転送終了要求による
終了、転送するデータのバイトカウント値が零になった
ことによる終了あるいはバスエラー等の致命的なエラー
による終了等があるが、致命的なエラーによる終了時は
次のディスクリブタを読み込むことがないので、ＣＰＵ
はＤＭＡＣ内部のレジスタを読むことによって今回の終
了状況を知ることができる。ところが、通常の転送終了
時は該情報が次のディスクリブタを読み込むことによっ
て消滅するので、ＤＭＡＣが転送を終了したときの終了
状況をＣＰＵは知ることができない。例えば、転送が終
了した場合、既に転送されたデータが格納されていたメ
モリエリアが不明であるため、有効なデータが、どこか
ら、どこのアドレスに入っているのかわからなくなり、
システム処理が困難になる。
装置（以下、ＩＯＣという）からの転送終了要求による
終了、転送するデータのバイトカウント値が零になった
ことによる終了あるいはバスエラー等の致命的なエラー
による終了等があるが、致命的なエラーによる終了時は
次のディスクリブタを読み込むことがないので、ＣＰＵ
はＤＭＡＣ内部のレジスタを読むことによって今回の終
了状況を知ることができる。ところが、通常の転送終了
時は該情報が次のディスクリブタを読み込むことによっ
て消滅するので、ＤＭＡＣが転送を終了したときの終了
状況をＣＰＵは知ることができない。例えば、転送が終
了した場合、既に転送されたデータが格納されていたメ
モリエリアが不明であるため、有効なデータが、どこか
ら、どこのアドレスに入っているのかわからなくなり、
システム処理が困難になる。
そこで本発明は、ブロック転送の終了状況を必要に応じ
てメモリに書き出すことにより、ＣＰＵがブロック転送
の終了状況を知ることができるようにして、転送を途中
で総了させても、処理可能なりＭＡ転送制御装置を提供
することを目的としている。
てメモリに書き出すことにより、ＣＰＵがブロック転送
の終了状況を知ることができるようにして、転送を途中
で総了させても、処理可能なりＭＡ転送制御装置を提供
することを目的としている。
本発明によるＤＭＡ転送制御装置は上記目的達成のため
、記憶装置に格納された転送情報に基づき複数のデータ
を転送するＤＭＡ転送制御装置において、データ転送終
了時に転送情報を記憶装置の所定の位置に出力する転送
手段を設け、前記データ転送終了時に前記データの転送
状況を認識できるようにしている。
、記憶装置に格納された転送情報に基づき複数のデータ
を転送するＤＭＡ転送制御装置において、データ転送終
了時に転送情報を記憶装置の所定の位置に出力する転送
手段を設け、前記データ転送終了時に前記データの転送
状況を認識できるようにしている。
また、データ転送終了時に転送情報を記憶装置の所定の
位置に出力するか否かを決定する決定手段を設け、前記
データ転送終了時に前記記憶装置に前記転送情報を出力
させるか否かを任意に設定可能としている。
位置に出力するか否かを決定する決定手段を設け、前記
データ転送終了時に前記記憶装置に前記転送情報を出力
させるか否かを任意に設定可能としている。
〔作用］
本発明では、ブロック転送を終了すると、転送終了時の
レジスタの値がシステム内の所定のメモリエリアに転送
される。
レジスタの値がシステム内の所定のメモリエリアに転送
される。
したがって、ブロック転送が終了してバス権がＣＰＵに
返還されると同時に転送終了時の情報がＣＰＵのテリト
リ−に移行し、ＣＰＵによってブロック転送の終了状況
がシステムのアプリケーションに応じて確認される。
返還されると同時に転送終了時の情報がＣＰＵのテリト
リ−に移行し、ＣＰＵによってブロック転送の終了状況
がシステムのアプリケーションに応じて確認される。
以下、本発明の実施例を図面に基いて説明する。
第１．２図は本発明に係るＤＭＡ転送制御装置の一実施
例を示す図である。
例を示す図である。
まず、構成を説明するが、説明の都合上、システムのメ
モリとシステム外部の装置間でブロック転送を行うもの
として以下にこれを述べる。
モリとシステム外部の装置間でブロック転送を行うもの
として以下にこれを述べる。
第１図において、１はＤＭＡＣであり、ＤＭＡＣ１はデ
ータ制御ユニット（以下、Ｄユニットという）２、マイ
クロシーケンス制御ユニット（以下、Ｍユニットという
）３および転送要求制御ユニット（以下、Ｒユニットと
いう）４を有し、各ユニット２．３．４はＤＭＡＣｌ内
部のデータバス５およびアドレスバス６を介して相互に
接続される。ＤＭＡＣ１は第２図に示すように、システ
ムのデータバス７、アドレスバス８およびコントロール
バス９を介してＲＡＭｌ０１ＩＯＣＩＩおよびＣＰＵ１
９等と接続される。Ｄユニット２はデータバス７、アド
レスバス８・およびコントロールバス９に接続されてお
り、主にＤＭＡＣｌの入出力デ−夕を制御する。Ｒユニ
ット４は行うべき処理の決定を行っ・ており、例えば、
転送要求信号ＲＥＱや転送終了要求信号ＤＯＮＥを受は
付け、次に行うべき処理を決定する。Ｍユニット３はＲ
ユニット４の決定した処理に従って、転送制御情報の操
作を行い、必要な制御情報をＤユニット２に出力する。
ータ制御ユニット（以下、Ｄユニットという）２、マイ
クロシーケンス制御ユニット（以下、Ｍユニットという
）３および転送要求制御ユニット（以下、Ｒユニットと
いう）４を有し、各ユニット２．３．４はＤＭＡＣｌ内
部のデータバス５およびアドレスバス６を介して相互に
接続される。ＤＭＡＣ１は第２図に示すように、システ
ムのデータバス７、アドレスバス８およびコントロール
バス９を介してＲＡＭｌ０１ＩＯＣＩＩおよびＣＰＵ１
９等と接続される。Ｄユニット２はデータバス７、アド
レスバス８・およびコントロールバス９に接続されてお
り、主にＤＭＡＣｌの入出力デ−夕を制御する。Ｒユニ
ット４は行うべき処理の決定を行っ・ており、例えば、
転送要求信号ＲＥＱや転送終了要求信号ＤＯＮＥを受は
付け、次に行うべき処理を決定する。Ｍユニット３はＲ
ユニット４の決定した処理に従って、転送制御情報の操
作を行い、必要な制御情報をＤユニット２に出力する。
ＣＰＵ１９はＤＭＡ転送開始の指示に先立ってＲＡＭｌ
０の所定のエリアにディスクリブタをテーブル化したデ
ィスクリブタテーブル１３を書込み、ＤＭＡＣｌ内部の
ディスクリブタアドレスレジスタＤＳＲ１５にディスク
リブタテーブル１３の先頭アドレスを、ディスクリブタ
テーブルの更新を指示するレジスタＤＴＵ２０にディス
クリブタテーブルを更新するかどうかを書き込む０本実
施例においては１つのデータブロックに対応するディス
クリブタテーブルはメモリアドレスＭＡｎとバイトカウ
ントＢＣｎ （ｎは自然数）の２ワードで構成され、デ
ィスクリブタテーブルは転送が実行される順番に連続し
たメモリ領域に格納されるものとする。
０の所定のエリアにディスクリブタをテーブル化したデ
ィスクリブタテーブル１３を書込み、ＤＭＡＣｌ内部の
ディスクリブタアドレスレジスタＤＳＲ１５にディスク
リブタテーブル１３の先頭アドレスを、ディスクリブタ
テーブルの更新を指示するレジスタＤＴＵ２０にディス
クリブタテーブルを更新するかどうかを書き込む０本実
施例においては１つのデータブロックに対応するディス
クリブタテーブルはメモリアドレスＭＡｎとバイトカウ
ントＢＣｎ （ｎは自然数）の２ワードで構成され、デ
ィスクリブタテーブルは転送が実行される順番に連続し
たメモリ領域に格納されるものとする。
ＣＰＵ１９によってＤＭＡ転送開始が指示され、ｌ０Ｃ
ＩＩから転送要求信号ＲＥＱが出力されると、Ｒユニッ
ト４は転送要求信号ＲＥＱを受は付け、転送要求が発生
していることをＭユニット３内のマイクロシーケンスコ
ントローラ（以下、ＭＣユニットというＨ２およびＤユ
ニット２に通知する。
ＩＩから転送要求信号ＲＥＱが出力されると、Ｒユニッ
ト４は転送要求信号ＲＥＱを受は付け、転送要求が発生
していることをＭユニット３内のマイクロシーケンスコ
ントローラ（以下、ＭＣユニットというＨ２およびＤユ
ニット２に通知する。
転送要求の発生を受けるとＤユニット２はＣＰＵ１９に
対してバスの専有権を要求するホールド要求信号ＨＲＥ
Ｑを送出し、ＣＰＵ１９はバスの解放が可能ならばホー
ルド許可信号ＨＡＣＫをＤユニット２に返送し、Ｄユニ
ット２はホールド許可信号ＨＡＣＫを受けて、バスあ専
有権を獲得したことをＭユニット３に通知する。バスの
専有権を獲得するとＭユニット３のＭＣユニット１２は
内部に格納されたマイクロプログラムに従ってＤ Ｍ
Ａ転送を行うために必要な制御情報をＤユニット２に出
力する。このとき、ＤＭＡＣ１はシステムのデータバス
７、アドレスバス８およびコントロールバス９を介して
ＤＭＡ転送を開始する。
対してバスの専有権を要求するホールド要求信号ＨＲＥ
Ｑを送出し、ＣＰＵ１９はバスの解放が可能ならばホー
ルド許可信号ＨＡＣＫをＤユニット２に返送し、Ｄユニ
ット２はホールド許可信号ＨＡＣＫを受けて、バスあ専
有権を獲得したことをＭユニット３に通知する。バスの
専有権を獲得するとＭユニット３のＭＣユニット１２は
内部に格納されたマイクロプログラムに従ってＤ Ｍ
Ａ転送を行うために必要な制御情報をＤユニット２に出
力する。このとき、ＤＭＡＣ１はシステムのデータバス
７、アドレスバス８およびコントロールバス９を介して
ＤＭＡ転送を開始する。
なお、第２図に示すＤＭＡＣｌにおいては、データバス
７、アドレスバス８、コントロールバス９が伝達する各
情報とＤＳＲ１５、ＭＡＲ１６、ＢＣＲ１７、ＤＳＲＷ
ｌＢおよびＤＴＵ２０からなるレジスタ群１４の関係を
明確にするため、レジスタ群１４のみを示して他は省略
しである。
７、アドレスバス８、コントロールバス９が伝達する各
情報とＤＳＲ１５、ＭＡＲ１６、ＢＣＲ１７、ＤＳＲＷ
ｌＢおよびＤＴＵ２０からなるレジスタ群１４の関係を
明確にするため、レジスタ群１４のみを示して他は省略
しである。
前記Ｄユニット２、データバス５、アドレスバス６、Ｍ
Ｃユニット１２、ＤＳＲ１５およびＤＳＲＷｌＢは転送
手段を構成するとともに、ＭＣユニット１２およびＤＴ
Ｕ２０は決定手段を構成しており、ＭＣユニット１２が
格納している前記マイクロプログラムに従って所定の機
能を発揮するものであるが、詳細は後述する。
Ｃユニット１２、ＤＳＲ１５およびＤＳＲＷｌＢは転送
手段を構成するとともに、ＭＣユニット１２およびＤＴ
Ｕ２０は決定手段を構成しており、ＭＣユニット１２が
格納している前記マイクロプログラムに従って所定の機
能を発揮するものであるが、詳細は後述する。
次に、作用を説明する。
ＤＭＡＣｌがＤＭＡ転送を開始すると、ＭＣユニット１
２によってＤＳＲ１５の内容がＤ Ｓ ＲＷ２Ｂに転送
されるとともに、Ｄユニット２によってＤＳＲ１５に示
されるＲＡＭｌ０のアドレスがアクセスされる。アクセ
スされたＲＡＭｌ０のアドレスには先頭のデータブロッ
クに対応するディスクリブタ、すなわち、メモリアドレ
スＭＡＲ，およびバイトカウントＢＣＲ＋が書き込まれ
ており、該ディスクリブタはディスクリブタテーブル１
３から読み出されてそれぞれＭＡＲ１６およびＢＣＲ１
７に保持され、ＤＳＲ１５は読み込んだディスクリブタ
のワード数だけ更新される。そして、ＭＣユニット１２
に格納されたマイクロプログラムに基づくＭユニット３
の指示によってＭＡＲ１６およびＢＣＲ１７に示される
ＲＡＭｌ０とｌｏＣＩＩ間の転送がＤユニットにより行
われ、ＭＣユニット１２によって転送されたバイト数づ
つＭＡＲ１６およびＢＣＲ１７が更新される０例えば、
ＲＡＭｌ０からｌ０ＣＩＩにＤＭＡ転送を行う場合、デ
ータバス７、アドレスバス８およびコントロールバス９
を介してＭＡＲ１６およびＢＣＲ１７に示されるメモリ
エリアのデータブロックが読み出され、ｌ０ＣＩＩに転
送される。１つのデータブロックの転送が終了すると、
ＭＣユニット１２によってＤＴＵ２０が参照され、ディ
スクリブタテーブルの更新が指示されている時はＤＳＲ
１５とＤＳＲＷｌＢの内容が交換され、ＤＳＲ１５に示
されるＲＡＭｌ０のアドレスにＭＡＲ１６およびＢＣＲ
１７の内容が書き込まれ、その後再びＤＳＲ１５とＤＳ
ＲＷｌＢの内容が交換される。すなわち、ディスクリブ
タが読み出されたアドレスに、ＤＭＡ転送によって更新
されたディスクリブタの値が書き込まれる。ディスクリ
ブタテーブルの更新が指示されていない時は更新された
ディスクリブタのメモリへの書込みは行われない。ここ
でＭＣユニット１２によって、予め指示されている転送
終了条件の成立の有無が確認され、転送終了条件が成立
していないときは、更新されているＤＳＲ１５に示され
る、次のブロックに対応するディスクリブタが読み込ま
れる。転送終了条件は、例えば、予め決められた個数の
データブロックの転送が行われる、等である。以後、転
送終了条件が成立するまでディスクリブタテーブル１３
から順次ディスクリブタが読み込すれＲＡＭ１０とｌ０
ＣＩＩ（７）間−ｉ？ＤＭＡ転送が行われるとともに、
１つのデータブロックの転送が終了する毎に、ＤＴＵ２
０にディスクリブタテーブルの更新が指示されている時
は、更新されたディスクリブタが、それが読み出された
ＲＡＭ１０のアドレスに書き込まれる。
２によってＤＳＲ１５の内容がＤ Ｓ ＲＷ２Ｂに転送
されるとともに、Ｄユニット２によってＤＳＲ１５に示
されるＲＡＭｌ０のアドレスがアクセスされる。アクセ
スされたＲＡＭｌ０のアドレスには先頭のデータブロッ
クに対応するディスクリブタ、すなわち、メモリアドレ
スＭＡＲ，およびバイトカウントＢＣＲ＋が書き込まれ
ており、該ディスクリブタはディスクリブタテーブル１
３から読み出されてそれぞれＭＡＲ１６およびＢＣＲ１
７に保持され、ＤＳＲ１５は読み込んだディスクリブタ
のワード数だけ更新される。そして、ＭＣユニット１２
に格納されたマイクロプログラムに基づくＭユニット３
の指示によってＭＡＲ１６およびＢＣＲ１７に示される
ＲＡＭｌ０とｌｏＣＩＩ間の転送がＤユニットにより行
われ、ＭＣユニット１２によって転送されたバイト数づ
つＭＡＲ１６およびＢＣＲ１７が更新される０例えば、
ＲＡＭｌ０からｌ０ＣＩＩにＤＭＡ転送を行う場合、デ
ータバス７、アドレスバス８およびコントロールバス９
を介してＭＡＲ１６およびＢＣＲ１７に示されるメモリ
エリアのデータブロックが読み出され、ｌ０ＣＩＩに転
送される。１つのデータブロックの転送が終了すると、
ＭＣユニット１２によってＤＴＵ２０が参照され、ディ
スクリブタテーブルの更新が指示されている時はＤＳＲ
１５とＤＳＲＷｌＢの内容が交換され、ＤＳＲ１５に示
されるＲＡＭｌ０のアドレスにＭＡＲ１６およびＢＣＲ
１７の内容が書き込まれ、その後再びＤＳＲ１５とＤＳ
ＲＷｌＢの内容が交換される。すなわち、ディスクリブ
タが読み出されたアドレスに、ＤＭＡ転送によって更新
されたディスクリブタの値が書き込まれる。ディスクリ
ブタテーブルの更新が指示されていない時は更新された
ディスクリブタのメモリへの書込みは行われない。ここ
でＭＣユニット１２によって、予め指示されている転送
終了条件の成立の有無が確認され、転送終了条件が成立
していないときは、更新されているＤＳＲ１５に示され
る、次のブロックに対応するディスクリブタが読み込ま
れる。転送終了条件は、例えば、予め決められた個数の
データブロックの転送が行われる、等である。以後、転
送終了条件が成立するまでディスクリブタテーブル１３
から順次ディスクリブタが読み込すれＲＡＭ１０とｌ０
ＣＩＩ（７）間−ｉ？ＤＭＡ転送が行われるとともに、
１つのデータブロックの転送が終了する毎に、ＤＴＵ２
０にディスクリブタテーブルの更新が指示されている時
は、更新されたディスクリブタが、それが読み出された
ＲＡＭ１０のアドレスに書き込まれる。
ＤＴＵ２０にディスクリブタテーブルの更新が指示され
ている場合は、全てのデータブロックの転送が終了した
後に、ＣＰＵ１９はＲＡＭｌ０のディスクリブタテーブ
ル１３を読み出すことによって各データブロックの終了
状態を知ることができる。すなわち、バイトカウント値
が零になって終了したブロックのディスクリブタテーブ
ルはバイトカウントが零であり、転送終了要求信号ＤＯ
ＮＥが入力されて終了したブロックのディスクリブタテ
ーブルのバイトカウントは初期に設定された値から転送
されたバイト数を引し）た値、すなわち転送されなかっ
たバイト数をしめしている。
ている場合は、全てのデータブロックの転送が終了した
後に、ＣＰＵ１９はＲＡＭｌ０のディスクリブタテーブ
ル１３を読み出すことによって各データブロックの終了
状態を知ることができる。すなわち、バイトカウント値
が零になって終了したブロックのディスクリブタテーブ
ルはバイトカウントが零であり、転送終了要求信号ＤＯ
ＮＥが入力されて終了したブロックのディスクリブタテ
ーブルのバイトカウントは初期に設定された値から転送
されたバイト数を引し）た値、すなわち転送されなかっ
たバイト数をしめしている。
また、ＤＴＵ２０を参照してからディスクリブタテーブ
ルの更新を行うか否かをＭＣユニット１２が判断するよ
うにしているので、ブロック転送のみならず同じテーブ
ルを用いて一連のデータ転送を繰返し行うような場合に
も速やかに対応することができる。
ルの更新を行うか否かをＭＣユニット１２が判断するよ
うにしているので、ブロック転送のみならず同じテーブ
ルを用いて一連のデータ転送を繰返し行うような場合に
も速やかに対応することができる。
なお、本実施例ではＲＡＭｌ０に対するディスクリブタ
の転送をマイクロプログラムを用いて実現しているが、
本発明の適用はこれに限られるものではな（、例えば、
ハードウェアにより実現することも可能である。
の転送をマイクロプログラムを用いて実現しているが、
本発明の適用はこれに限られるものではな（、例えば、
ハードウェアにより実現することも可能である。
また、本実施例ではＤＳＲ１５に加えてＤＳＲＷｌＢを
設けてディスクリブタアドレスを保持してお（ようにし
たが、各ディスクリブタのアドレスが連続している場合
、ＤＳＲＷｌＢに換えてＤＳＲ１５の値を１つのデータ
ブロックの転送が終了する毎に２ワードに対応するバイ
ト数ずつディクリメントしてカウントするようにしても
よい。
設けてディスクリブタアドレスを保持してお（ようにし
たが、各ディスクリブタのアドレスが連続している場合
、ＤＳＲＷｌＢに換えてＤＳＲ１５の値を１つのデータ
ブロックの転送が終了する毎に２ワードに対応するバイ
ト数ずつディクリメントしてカウントするようにしても
よい。
［効果］
本発明によれば、ブロック転送を終了すると、転送終了
時のレジスタの値を所定のメモリエリアに転送する転送
制御手段を設け、ブロック転送が終了してバス権がＣＰ
Ｕに返還されると同時に転送終了時の情報をＣＰＵのテ
リトリ−に移行させているので、ＣＰＵはブロック転送
の終了状況をシステムのアプリケーションに応じて確認
することができ、転送の途中で終了させられても処理可
能なりＭＡ転送制御装置を得ることができる。
時のレジスタの値を所定のメモリエリアに転送する転送
制御手段を設け、ブロック転送が終了してバス権がＣＰ
Ｕに返還されると同時に転送終了時の情報をＣＰＵのテ
リトリ−に移行させているので、ＣＰＵはブロック転送
の終了状況をシステムのアプリケーションに応じて確認
することができ、転送の途中で終了させられても処理可
能なりＭＡ転送制御装置を得ることができる。
第１．２図は本発明に係るＤＭＡ転送制御装置の一実施
例を示す図であり、 第１図はその全体構成を示すブロック図、第２図はその
システムを示す要部構成図、である。 １・・・・・・ＤＭＡＣ。
例を示す図であり、 第１図はその全体構成を示すブロック図、第２図はその
システムを示す要部構成図、である。 １・・・・・・ＤＭＡＣ。
Claims (2)
- （１）記憶装置に格納された転送情報に基づき複数のデ
ータを転送するＤＭＡ転送制御装置において、データ転
送終了時に転送情報を記憶装置の所定の位置に出力する
転送手段を設け、前記データ転送終了時に前記データの
転送状況を認識できるようにしたことを特徴とするＤＭ
Ａ転送制御装置。 - （２）データ転送終了時に転送情報を記憶装置の所定の
位置に出力するか否かを決定する決定手段を設け、前記
データ転送終了時に前記記憶装置に前記転送情報を出力
させるか否かを任意に設定可能とした請求項第１項記載
のＤＭＡ転送制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090942A JP2594611B2 (ja) | 1988-04-13 | 1988-04-13 | Ｄｍａ転送制御装置 |
| US07/318,283 US5077664A (en) | 1988-03-08 | 1989-03-03 | Direct memory access controller |
| EP89104032A EP0332151B1 (en) | 1988-03-08 | 1989-03-07 | Direct memory access controller |
| DE68925048T DE68925048D1 (de) | 1988-03-08 | 1989-03-07 | Direktspeicherzugriffssteuerung |
| KR1019890002811A KR920007950B1 (ko) | 1988-03-08 | 1989-03-07 | 다이렉트 메모리 액세스 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090942A JP2594611B2 (ja) | 1988-04-13 | 1988-04-13 | Ｄｍａ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261763A true JPH01261763A (ja) | 1989-10-18 |
| JP2594611B2 JP2594611B2 (ja) | 1997-03-26 |
Family
ID=14012509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090942A Expired - Fee Related JP2594611B2 (ja) | 1988-03-08 | 1988-04-13 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594611B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005078596A (ja) * | 2003-09-03 | 2005-03-24 | Hitachi Ltd | データ転送装置の制御方法、データ転送装置、チャネル制御装置、及び記憶デバイス制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154623A (en) * | 1979-05-23 | 1980-12-02 | Hitachi Ltd | Input and output control system |
| JPS56108121A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Reporting system for end of dma data transfer |
-
1988
- 1988-04-13 JP JP63090942A patent/JP2594611B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154623A (en) * | 1979-05-23 | 1980-12-02 | Hitachi Ltd | Input and output control system |
| JPS56108121A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Reporting system for end of dma data transfer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005078596A (ja) * | 2003-09-03 | 2005-03-24 | Hitachi Ltd | データ転送装置の制御方法、データ転送装置、チャネル制御装置、及び記憶デバイス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594611B2 (ja) | 1997-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5201040A (en) | Multiprocessor system having subsystems which are loosely coupled through a random access storage and which each include a tightly coupled multiprocessor | |
| US5287471A (en) | Data transfer controller using direct memory access method | |
| JPS6375955A (ja) | プログラムモ−ド・アクセス制御方式 | |
| JP3266470B2 (ja) | 強制順序で行う要求毎ライト・スルー・キャッシュを有するデータ処理システム | |
| JPH01269142A (ja) | 計算機システム | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| JPH01261763A (ja) | Ｄｍａ転送制御装置 | |
| JP2522412B2 (ja) | プログラマブルコントロ―ラと入出力装置の間の通信方法 | |
| JPH05165761A (ja) | Ｄｍａコントローラ | |
| JP2963696B2 (ja) | データ転送制御システム | |
| JP2679440B2 (ja) | 情報処理装置 | |
| JPS6019816B2 (ja) | マイクロプログラム制御アダプタ | |
| JPH0736806A (ja) | Ｄｍａ方式 | |
| JPH01263858A (ja) | マルチプロセッサシステム | |
| JPH08328995A (ja) | Ｄｍａ転送方式およびｄｍａ転送方法 | |
| JPH07111711B2 (ja) | 処理終了割込制御システム | |
| JPS6174045A (ja) | マルチプロセツサシステムにおけるチヤネル制御方式 | |
| JPS6336021B2 (ja) | ||
| JPH058459B2 (ja) | ||
| JPH03246741A (ja) | 同期制御装置 | |
| JPH01158554A (ja) | Ｄｍａ装置を備えたデータ処理システム | |
| JPH01250163A (ja) | バス制御装置 | |
| JPH0690711B2 (ja) | メモリアクセス制御方式 | |
| JPH0424733B2 (ja) | ||
| JPH02257356A (ja) | マルチプロセッサシステムのデータ転送方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |