JPH05165761A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】 【目的】リニアなアドレスのデータ転送以外にランダム
なアドレスのデータ転送が行われることがあっても、高
速データ転送が正しく行えるようにする。 【構成】８ビットデータ幅の低速バス４に接続されるＤ
ＭＡ機器からの転送要求時、要求アドレスはレジスタ１
１ａに、該当データは８ビットデータバッファ１１ｂに
ラッチされる。比較器１３はレジスタ１１ａの示す今回
要求アドレスとレジスタ１２ａの示す前回要求アドレス
のそれぞれ下位３ビットを除く部分を比較する。制御部
１４は比較器１３での不一致検出時は、レジスタ１２
ａ，６４ビットバッファ１２ｂの内容を６４ビットデー
タ幅の高速バス３を介して主メモリへ転送した後レジス
タ１１ａ，バッファ１１ｂの内容をレジスタ１２ａ，バ
ッファ１２ｂに移し、一致検出時は、レジスタ１１ａ，
バッファ１１ｂの内容をレジスタ１２ａ，バッファ１２
ｂに移し一杯になると、主メモリへの転送を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主メモリと入出力機
器との間のデータ転送制御を行うＤＭＡコントローラに
関する。

【０００２】

【従来の技術】一般に、計算機システムにおける主メモ
リは、データ幅の広い（例えば６４ビットの）高速なバ
スに接続されている。これに対して、ディスク装置など
の入出力機器（ＤＭＡ機器）は、上記の高速バスに接続
されているＤＭＡコントローラから制御されるデータ幅
の狭い（例えば８ビットの）低速なバスに接続されてい
る。

【０００３】さて、従来のＤＭＡコントローラでは、低
速バスに接続されているＤＭＡ機器からのデータ転送要
求（メモリアクセス要求）に対して、その要求の都度、
高速バスを取得して主メモリをアクセスすることによ
り、要求されたデータ転送を行っていた。しかし、上記
した従来のＤＭＡコントローラでは、１回のデータ転送
毎に高速バスを解放することになるため、データ転送効
率が悪いという問題があった。

【０００４】そこで、データ転送効率を上げるために、
ＤＭＡコントローラ内部にデータバッファ（単にデータ
を読込んでおくだけの単純なデータバッファ）を設け、
要求されたデータを含む連続するアドレス領域のデータ
（データブロック）、例えば高速バス幅のデータを同バ
ッファ内に読込んでおくことが考えられていた。

【０００５】この単純なデータバッファを用いる方式
は、ＤＭＡ機器から要求されるメモリアドレスが常にリ
ニアに変化していくならば確かに効果はある。しかし、
ＤＭＡ機器から要求されるメモリアドレスがランダムに
変化する場合には、即ちランダムなメモリアドレスのデ
ータ転送を必要とする場合には、データバッファ内のい
ずれのデータを主メモリのどのメモリアドレスに転送す
るのかが判別できないことから、正常なデータ転送を行
うことができない。

【０００６】したがって、上記単純なデータバッファを
用いる方式は、この種のＤＭＡ機器を相手にするＤＭＡ
コントローラには適用できない。これは、ランダムなメ
モリアドレスのデータ転送を行う頻度が極めて少ない場
合でも、メモリアドレスがリニアに変化しているかラン
ダムに変化しているかが判別でき、ランダムに変化して
いる場合には、データバッファ内のいずれのデータを主
メモリのどのメモリアドレスに転送するのかが判別でき
ない限り、同様である。

【０００７】

【発明が解決しようとする課題】上記したように従来の
ＤＭＡコントローラでは、ＤＭＡ機器からのデータ転送
（メモリアクセス）要求に対して、その要求の都度、高
速バスを取得してデータ転送を行う必要があったため、
高速転送が図れないという問題があった。

【０００８】また、ＤＭＡコントローラにデータバッフ
ァを設け、要求されたデータを含む連続するアドレス領
域のデータを同バッファ内に単に読込んでおくことで、
高速転送を図ることが考えられていたが、ランダムなメ
モリアドレスのデータ転送が少しでもある場合には、正
常な転送が期待できないことから、この方式を適用する
ことは不可能であった。

【０００９】この発明は上記事情に鑑みてなされたもの
でその目的は、リニアなアドレスのデータ転送以外にラ
ンダムなアドレスのデータ転送が行われることがあって
も、低速バスから高速バスへ高速データ転送が行えるＤ
ＭＡコントローラを提供することにある。

【００１０】

【課題を解決するための手段】この発明のＤＭＡコント
ローラは、２ⁿ ビットのデータ幅の低速バスに接続され
ているＤＭＡ機器により今回データ転送要求された際の
メモリアドレスと該当データを記憶するための低速バス
側の第１のバッファ手段と、ＤＭＡ機器により前回デー
タ転送要求された際のメモリアドレスと該当データを含
むデータブロックを記憶するための２^m ビット（ｍ＞
ｎ）のデータ幅の高速バス側の第２のバッファ手段と、
これら第１および第２のバッファ手段にそれぞれ記憶さ
れているメモリアドレスのブロックアドレス相当部分を
比較する比較器と、上記第１のバッファ手段の記憶内容
を第２のバッファ手段に移す移動制御、および同第２の
データバッファ手段の記憶内容を高速バスに転送する転
送制御とを比較器の比較結果をもとに行う制御手段とを
備えたことを特徴とするものである。

【００１１】

【作用】上記の構成において、ＤＭＡ機器により高速バ
スに接続された主メモリへのデータ転送要求（メモリア
クセス要求）があると、その際のデータ転送要求アドレ
ス（メモリアドレス）と転送すべき２ⁿ ビットのデータ
が第１のバッファ手段に記憶される。比較器は、この第
１のバッファ手段に記憶された要求アドレスと第２のバ
ッファ手段に既に記憶されている前回の要求アドレスの
それぞれブロックアドレス相当部分（例えば下位ｍ−ｎ
ビットを除く上位アドレス）を比較し、その比較結果を
制御手段に通知する。制御手段は、第１のバッファ手段
に要求アドレスと転送データが記憶されると、比較器の
比較結果等をもとに以下の制御を行う。

【００１２】まず比較器によりアドレス一致が検出され
た場合には、制御手段は、第２のバッファ手段に記憶さ
れている前回の要求アドレスと今回第１のデータバッフ
ァに記憶された要求アドレスとが連続しているものと判
断し、第１のバッファ手段に記憶された要求アドレスと
該当する２ⁿ ビットデータとを第２のバッファ手段に移
す。

【００１３】次に、比較器によりアドレス不一致が検出
された場合には、制御手段は、第２のバッファ手段に記
憶されている前回の要求アドレスと今回第１のデータバ
ッファに記憶された要求アドレスとが連続していないも
のと判断し、まず、その時点で既に第２のバッファ手段
に記憶されている要求アドレスとデータを高速バスに転
送する。そして制御手段は、第２のバッファ手段の内容
を空にしたところで、第１のバッファ手段に記憶された
要求アドレスと該当する２ⁿ ビットデータとを第２のバ
ッファ手段に移す。これにより、第２のバッファ手段内
の前回要求アドレスが新たな要求アドレスに更新され、
同時に、この新たな要求アドレスの該当データが、同ア
ドレスの下位ｍ−ｎビットで示される第２のバッファ手
段内の位置に記憶される。

【００１４】また、制御手段は、第２のバッファ手段が
一杯となった場合には、同第２のバッファ手段に記憶さ
れている要求アドレスおよび今回の移動データを含む
（例えば２^m ビットの）データブロックを高速バスに転
送する。

【００１５】更に制御手段は、転送の初期状態、あるい
は第２のバッファ手段が空となっている場合には、比較
器の出力に無関係に、第１のバッファ手段に記憶された
要求アドレスと該当する２ⁿ ビットデータとを第２のバ
ッファ手段に移す。

【００１６】このように上記の構成によれば、比較器で
のアドレス（ブロックアドレス）比較の結果、第１のバ
ッファ手段に記憶された今回の要求アドレスと第２のバ
ッファ手段に記憶された前回の要求アドレスとが連続し
ていることが判別された場合（比較器でブロックアドレ
スの一致が検出された場合）には、第２のバッファ手段
が一杯（ＦＵＬＬ）でない限りは、第１のバッファ手段
に記憶されたＤＭＡ機器からの２ⁿ ビットデータが第２
のバッファ手段に移されて同バッファ手段に一時格納さ
れ、高速バスへのデータ転送は行われない。そして、第
２のバッファ手段が一杯になると、あるいは一杯でなく
ても今回要求アドレスと前回要求アドレスとが連続して
いないランダムなメモリアドレスのデータ転送であるこ
とが判別されると（比較器でブロックアドレスの不一致
が検出された場合）、それまで第２のバッファ手段にた
めておいたデータが要求アドレスと共に高速バスに送出
され、主記憶への一括転送が行われる。

【００１７】したがって本発明では、ＤＭＡ機器からの
データ転送要求の都度、必ず高速バスを取得して主メモ
リへのデータ転送を行う従来方式に比較して、特にメモ
リアドレスがリニアに変化する場合には、高速転送が可
能となる。また、ランダムなメモリアドレスのデータ転
送の場合にも、ＤＭＡ機器からのデータの他、要求アド
レスがバッファリングされるため、その要求アドレスを
用いて主メモリの正しいアドレスへの転送が可能とな
る。

【００１８】上記のように、本発明ではＤＭＡ機器から
の要求アドレスとデータを記憶するバッファ構成をとっ
ているが、もしデータだけを記憶する従来の単純なデー
タバッファ構成であれば、前にも述べたようにランダム
なメモリアドレスのデータ転送には向かない。その理由
は次の通りである。まず、従来のバッファ構成では、バ
ッファ（データバッファ）手段にはデータのみが存在
し、データのアドレスがない。このため、現在要求され
ているアドレスとデータバッファに記憶されているデー
タのアドレスとが比較できず、したがってリニアなメモ
リアドレスのデータ転送なのかランダムなメモリアドレ
スのデータ転送なのか判別できず、正常なＤＭＡ転送が
できない。

【００１９】これに対して、本発明のように、ＤＭＡ機
器により今回データ転送要求されたメモリアドレスと該
当データを記憶するための第１のバッファ手段と、前回
データ転送要求されたメモリアドレスと該当データを含
むデータブロックを記憶するための第２のバッファ手段
との２段構成をとることで、上記の両アドレスをもとに
転送アドレスがリニアに変化しているかランダムに変化
しているか判別でき、この判別結果とアドレスをもとに
正しく効率的なＤＭＡ転送が可能となる。

【００２０】

【実施例】図１はこの発明の一実施例に係るＤＭＡコン
トローラの構成を示すブロック図、図２は図１のＤＭＡ
コントローラを備えた計算機システムの全体構成を示す
ブロック図である。

【００２１】図２において、１はシステムの中枢をなす
ＣＰＵ、２は各種プログラム、データ等が格納される主
メモリ、３はデータ幅の広い例えば６４ビット（８バイ
ト）幅の高速バスである。この高速バス３にはＣＰＵ１
および主メモリ２等が接続される。

【００２２】４はデータ幅の狭い例えば８ビット（１バ
イト）幅の低速バス、５は低速バス４に接続されたディ
スク装置等のＤＭＡ機器（入出力機器）、６は高速バス
３および低速バス４に接続され、主メモリ２とＤＭＡ機
器５との間のデータ転送を制御するＤＭＡコントローラ
（ＤＭＡＣ）である。このＤＭＡコントローラ６は、Ｄ
ＭＡ機器５からのデータ転送要求（メモリライトアクセ
ス要求）を高速に実行可能なように、図１に示す構成を
有している。

【００２３】図１において、１１は低速バス４側に設け
られたバッファ部であり、図２のＤＭＡ機器５から低速
バス４を介して今回データ転送要求（メモリライトアク
セス要求）されたデータ転送要求アドレス（メモリアド
レス）２１を保持するためのレジスタ（ＲＥＧ）１１ａ
と、該当するデータ（そのアドレスへの８ビットライト
データ）２２を保持するための低速バス４のデータ幅の
サイズ（８ビット）のレジスタで構成されたデータバッ
ファ１１ｂとを持つ。

【００２４】１２は高速バス３側に設けられたバッファ
部であり、バッファ部１１のレジスタ１１ａの出力をＤ
ＭＡ機器５から前回にデータ転送要求（メモリライトア
クセス要求）されたデータ転送要求アドレス（メモリア
ドレス）として保持するためのレジスタ（ＲＥＧ）１２
ａと、その際のバッファ部１１のデータバッファ１１ｂ
の出力（８ビットデータ）を含むデータブロックを保持
するための例えば高速バス３のデータ幅のサイズ（６４
ビット）のレジスタで構成されたデータバッファ１２ｂ
とを持つ。データバッファ１１ｂの出力のデータバッフ
ァ１２ｂ内保持位置は、レジスタ１１ａの出力（今回要
求アドレス）の下位３ビット（データバッファ１１ｂ，
１２ｂのデータ幅、即ち低速バス４および高速バス３の
バス幅を２のべき乗で表現した場合の指数部の差）によ
り指定される。バッファ部１２内のレジスタ１２ａ，デ
ータバッファ１２ｂの出力は主メモリ２へのそれぞれメ
モリアドレス２３，データ２４として高速バス３上に送
出される。

【００２５】１３はレジスタ１１ａに保持された今回要
求アドレスとレジスタ１２ａに保持されている前回要求
アドレスのそれぞれ下位３ビットを除く上位アドレスを
比較する比較器である。

【００２６】１４はＤＭＡコントローラ（ＤＭＡＣ）６
の中心をなす制御部である。制御部１４は、バッファ部
１１（内のレジスタ１１ａ，データバッファ１１ｂ）の
保持内容をバッファ部１２（内のレジスタ１２ａ，デー
タバッファ１２ｂ）に移す移動制御、および同バッファ
部１２の保持内容を高速バス３に転送する転送制御等を
司る。

【００２７】制御部１４と低速バス４との間で入出力さ
れる信号には、図２のＤＭＡ機器５からのＤＭＡ転送要
求３１、同要求３１に対する制御部１４から（ＤＭＡ機
器５へ）のＤＭＡ転送許可信号３２、同ＤＭＡ転送許可
信号３２に応じてＤＭＡ機器５から低速バス４を介して
それぞれ送られるアドレスストローブ信号３３並びにデ
ータストローブ信号３４、および制御部１４から出力さ
れてＤＭＡ機器５とのハンドシェイク信号として使用さ
れるレディ信号３５がある。上記アドレスストローブ信
号３３はバッファ部１１内のレジスタ１１ａのラッチ信
号にも用いられ、データストローブ信号３４はバッファ
部１１内のデータバッファ１１ｂのラッチ信号にも用い
られる。

【００２８】次に、制御部１４とＤＭＡコントローラ６
内各部との間で入出力される信号には、制御部１４から
バッファ部１２（内のレジスタ１２ａ，データバッファ
１２ｂ）へのラッチ信号３６、および比較器１３からの
比較結果信号３７がある。次に、制御部１４と高速バス
３との間で入出力される信号には、高速バス３へのデー
タ転送要求３８および高速バス３からの転送終了信号３
９がある。

【００２９】ここで、この発明の一実施例の動作を説明
する。まず、図２のシステムにおけるＤＭＡ機器５とＤ
ＭＡコントローラ（ＤＭＡＣ）６とのデータ転送のシー
ケンス（プロトコル）について、図３のタイミングチャ
ートを適宜参照して簡単に説明する。

【００３０】今、ＤＭＡ機器５からＤＭＡコントローラ
６に低速バス４を介して（主メモリ２へのデータ転送の
ための）ＤＭＡ転送要求３１が出力されたものとする。
ＤＭＡコントローラ６内の制御部１４はＤＭＡ機器５か
らのＤＭＡ転送要求３１を受付けると、ＤＭＡ転送許可
信号３２をイネーブルにする。

【００３１】ＤＭＡ機器５は低速バス４を介してＤＭＡ
転送許可信号３２を受取ると、アドレスストローブ信号
３３およびデータ転送要求アドレス（メモリアドレス）
２１を一定時間出力する。続いてＤＭＡ機器５は、デー
タストローブ信号３４および（主メモリ２へ転送すべ
き）８ビットデータ２２を出力し、ＤＭＡコントローラ
６から低速バス４を介してレディ信号３５が転送される
のを待つ。そしてレディ信号３５が到来することによ
り、一連のデータ転送シーケンスが終了し、次のデータ
転送シーケンスが可能となる。

【００３２】次に、上記データ転送シーケンスにおける
ＤＭＡコントローラ６の詳細な動作を、ＤＭＡ機器５か
らのＤＭＡ転送要求３１を受けてＤＭＡコントローラ６
がＤＭＡ転送許可信号３２を出力し、これによりＤＭＡ
機器５からアドレスストローブ信号３３とアドレス２１
が出力されたところから説明する。

【００３３】まず、ＤＭＡ機器５から低速バス４を介し
てＤＭＡコントローラ６にアドレスストローブ信号３３
およびデータ転送要求アドレス２１が出力されると、同
アドレス２１が、アドレスストローブ信号３３をラッチ
信号としてＤＭＡコントローラ６に設けられたバッファ
部１１内のレジスタ１１ａにラッチされる。

【００３４】続いて、データストローブ信号３４および
（データ転送要求アドレス２１に対応する）８ビットデ
ータ２２が、ＤＭＡ機器５から低速バス４を介してＤＭ
Ａコントローラ６に出力される。すると、このＤＭＡ機
器５からのデータ２２が、データストローブ信号３４を
ラッチ信号として、バッファ部１１内のデータバッファ
１１ｂにラッチされる。上記のアドレスストローブ信号
３３およびデータストローブ信号３４はＤＭＡコントロ
ーラ６内の制御部１４にも導かれる。

【００３５】制御部１４は、アドレスストローブ信号３
３およびデータストローブ信号３４の入力により、デー
タ転送が開始されたことを認識する。以降の動作は、Ｄ
ＭＡコントローラ６の状態により異なる。このＤＭＡコ
ントローラ６の状態は、次のタイプＡ〜Ｃに分類され
る。

【００３６】まずタイプＡは、アドレスストローブ信号
３３およびデータストローブ信号３４の入力時にバッフ
ァ部１２（内のレジスタ１２ａおよびデータバッファ１
２ｂ）が空であった場合である。これは、転送の初期状
態やバッファ部１２（データバッファ１２ｂがＦＵＬＬ
状態（満杯）となり高速バス３を介して主メモリ２への
データ転送が行われた場合等に、このような状態とな
る。

【００３７】次にタイプＢは、バッファ部１１（内のレ
ジスタ１１ａ）にラッチされたデータ転送要求アドレス
とバッファ部１２（内のレジスタ１２ａ）に保持されて
いるアドレスのそれぞれ下位３ビットを除く上位アドレ
スが比較器１３で比較され、一致した場合である。次に
タイプＣは、上記の比較で一致しなかった場合である。

【００３８】ここで、以上のタイプＡ〜Ｃのそれぞれの
場合の動作を順に説明する。 （ａ）タイプＡ まず、制御部１４はＤＭＡ転送許可信号３２に対してア
ドレスストローブ信号３３およびデータストローブ信号
３４が入力されると、データ転送が開始されたことを認
識する。

【００３９】制御部１４は、アドレスストローブ信号３
３およびデータストローブ信号３４の入力時にバッファ
部１２（内のレジスタ１２ａおよびデータバッファ１２
ｂ）が空であった場合には、レジスタ１１ａ，１２ｂの
アドレスを比較する必要がないものとして、比較器１３
からの比較結果信号３７の状態に無関係に、バッファ部
１２にラッチ信号３６を出力する。

【００４０】これにより、バッファ部１１内のレジスタ
１１ａにラッチされた内容（データ転送要求アドレス）
は前回のデータ転送要求アドレスとしてバッファ部１２
内のレジスタ１２ａに移され、レジスタ１１ａは空とな
る。同時に、バッファ部１１内のデータバッファ１１ｂ
の内容（８ビットデータ）は、レジスタ１１ａの示すデ
ータ転送要求アドレスの下位３ビットの指定するバッフ
ァ部１２内データバッファ１２ｂの位置（バイト位置）
に移され、データバッファ１１ｂは空となる。

【００４１】制御部１４は、ラッチ信号３６を出力して
バッファ部１１の内容をバッファ部１２に移して、バッ
ファ部１１（内のレジスタ１１ａおよびデータバッファ
１１ｂ）を空にすると、低速バス４上にＤＭＡ機器５に
対するレディ信号３５を出力して、ＤＭＡ機器５との一
連のデータ転送を終了させ、ＤＭＡ機器５からの次のＤ
ＭＡ転送要求３１を待つ。

【００４２】（ｂ）タイプＢ 比較器１３は、レジスタ１１ａにラッチされた今回のデ
ータ転送要求アドレスとデータバッファ１２ｂに保持さ
れている前回データ転送要求アドレスのそれぞれ下位３
ビットを除く上位アドレスを比較している。この比較器
１３の比較結果は、比較結果信号３７として制御部１４
に供給される。

【００４３】制御部１４はＤＭＡ転送許可信号３２に対
してアドレスストローブ信号３３およびデータストロー
ブ信号３４が入力されると、前記したようにデータ転送
が開始されたことを認識し、バッファ部１２（内のレジ
スタ１２ａおよびデータバッファ１２ｂ）が空でないな
らば、比較器１３からの比較結果信号３７の状態をチェ
ックする。

【００４４】もし、比較結果信号３７がアドレス一致を
示している真値の場合（タイプＢの場合）には、制御部
１４は、レジスタ１１ａにラッチされた今回のデータ転
送要求アドレスとデータバッファ１２ｂに保持されてい
る前回データ転送要求アドレスとは連続している、即ち
ＤＭＡ機器５からのデータ転送要求アドレスがリニアに
変化しているものと判断する。この場合、制御部１４は
（バッファ部１２がＦＵＬＬ状態でないならば）、バッ
ファ部１２にラッチ信号３６を出力する。

【００４５】これにより、バッファ部１１内のレジスタ
１１ａの内容（データ転送要求アドレス）がバッファ部
１２内のレジスタ１２ａに移されて、前回のデータ転送
要求アドレスが（最新のデータ転送要求アドレスに）更
新され、レジスタ１１ａは空となる。同時に、バッファ
部１１内のデータバッファ１１ｂの内容（８ビットデー
タ）が、レジスタ１１ａの示すデータ転送要求アドレス
の下位３ビットの指定するバッファ部１２内データバッ
ファ１２ｂの位置（バイト位置）に移され、データバッ
ファ１１ｂは空となる。

【００４６】制御部１４は、ラッチ信号３６を出力して
バッファ部１１の内容をバッファ部１２に移すと、ＤＭ
Ａ機器５に対するレディ信号３５を出力し、ＤＭＡ機器
５からの次のＤＭＡ転送要求３１を待つ。

【００４７】また制御部１４は、バッファ部１１の内容
をバッファ部１２に移した結果、バッファ部１２内のデ
ータバッファ１２ｂがＦＵＬＬ状態となった場合、即ち
ＤＭＡ機器５からの８回の転送により（連続するメモリ
アドレスへの）６４ビットデータ（８バイトデータ）が
データバッファ１２ｂに格納された場合には、データ転
送要求３８を高速バス３上に送出する。そして制御部１
４は、その時点のデータバッファ１２ｂの全格納データ
をデータ２４として、レジスタ１２ａに保持されている
前回データ転送要求アドレスをアドレス２３として、そ
れぞれ高速バス３上に送出する。

【００４８】この結果、データ２４、即ちデータバッフ
ァ１２ｂの全格納データ（データブロック）は高速バス
３を介して主メモリ２に転送され、アドレス２３、即ち
レジスタ１２ａに保持されているデータ転送要求アドレ
スの下位３ビットを除く上位アドレス（ブロックアドレ
ス）で指定される主メモリ２の６４ビット領域に一度に
書込まれる。

【００４９】上記のように、データバッファ１２ｂがＦ
ＵＬＬ状態となり、高速バス３を介して主メモリ２への
データ転送が行われると、バッファ部１２は転送の初期
状態と同一状態になる。

【００５０】なお制御部１４は、比較器１３からのアド
レス一致を示す比較結果信号３７によりＤＭＡ機器５か
らのデータ転送要求アドレスがリニアに変化しているこ
とを判断しても、その際のデータバッファ１２ｂがＦＵ
ＬＬ状態にあるならば、主メモリ２へのデータ転送を終
了するまでは、バッファ部１２へのラッチ信号３６の出
力を控える。

【００５１】（ｃ）タイプＣ さて制御部１４は、比較器１３からの比較結果信号３７
の状態をチェックした結果、同信号３７が上記の場合と
異なってアドレス不一致（偽値）を示していたタイプＣ
の場合には、レジスタ１１ａにラッチされた今回のデー
タ転送要求アドレスとデータバッファ１２ｂに保持され
ている前回データ転送要求アドレスとは連続していな
い、即ちＤＭＡ機器５からのデータ転送要求アドレスが
ランダムに変化しているものと判断する。

【００５２】この場合、制御部１４は、データ転送要求
３８を高速バス３上に送出する。そして制御部１４は、
その時点でバッファ部１２内のデータバッファ１２ｂに
保持されているデータと、レジスタ１２ａに保持されて
いるデータ転送要求アドレスを高速バス３に送出して、
主メモリ２へのデータ転送を行う。

【００５３】このデータ転送によりバッファ部１２（内
のレジスタ１２ａおよびデータバッファ１２ｂ）が空に
なると、制御部１４はバッファ部１２にラッチ信号３６
を出力する。

【００５４】これにより、バッファ部１１内のレジスタ
１１ａの内容（前回のデータ転送要求アドレスとは連続
していない要求アドレス）がバッファ部１２内のレジス
タ１２ａに移され、レジスタ１１ａは空となる。同時
に、バッファ部１１内のデータバッファ１１ｂの内容
（８ビットデータ）が、レジスタ１１ａの示すデータ転
送要求アドレスの下位３ビットの指定するバッファ部１
２内データバッファ１２ｂの位置（バイト位置）に移さ
れ、データバッファ１１ｂは空となる。

【００５５】制御部１４は、ラッチ信号３６を出力して
バッファ部１１の内容をバッファ部１２に移すと、ＤＭ
Ａ機器５に対するレディ信号３５を出力し、ＤＭＡ機器
５からの次のＤＭＡ転送要求３１を待つ。

【００５６】なお、前記実施例では、データバッファ１
２ｂのデータ幅が低速バス４のデータ幅（データバッフ
ァ１１ｂのデータ幅）の８倍（２³ 倍）であり、高速バ
ス３のデータ幅に一致している場合について説明した
が、これに限るものではなく、低速バス４のデータ幅よ
り大きいならば、例えば２倍、４倍等であっても構わな
い。但し、８倍の場合が、最も転送効率が高い。また、
高速バス３および低速バス４のデータ幅が前記実施例に
限定されないことは勿論である。

【００５７】

【発明の効果】以上詳述したようにこの発明によれば、
ＤＭＡ機器から今回転送要求されたデータを記憶するた
めの第１のバッファ手段と、前回転送要求されたデータ
を含むデータブロックを記憶するための第２のバッファ
手段との２段バッファ構成であって、第１のバッファ手
段には今回の要求アドレス（メモリアドレス）を、第２
のバッファ手段には前回の要求アドレス（メモリアドレ
ス）をも保持する構成をとると共に、両アドレスのブロ
ックアドレス相当部分を比較手段により比較し、その比
較結果をもとに、第１のバッファ手段の記憶内容を第２
のバッファ手段に移す移動制御、および同第２のデータ
バッファ手段の記憶内容を高速バスに転送する転送制御
を行う構成としたので、次のような効果を得ることがで
きる。

【００５８】（１）比較手段の比較結果により。今回の
要求アドレスが前回の要求アドレスに連続しているか否
か、即ちＤＭＡ機器が要求するメモリアドレスがリニア
に変化するかランダムに変化するかが簡単に判別できる
ので、リニアに変化する場合には第２のバッファ手段が
一杯になってから高速バスを介して主メモリへのデータ
転送を行うことにより、データ幅の広い第２のバッファ
手段を活用した高速転送が行える。

【００５９】（２）また、ＤＭＡ機器が要求するメモリ
アドレスがランダムに変化することが判別された場合に
は、その時点において第２のバッファ手段に保持されて
いる全データを前回要求アドレスと共に高速バスを介し
て主メモリへ転送することにより、正しいメモリアドレ
スへのデータ転送が効率的に行え、その後、今回の要求
アドレスと該当データを第１のバッファ手段から第２の
バッファ手段に移すことにより、以降の要求アドレスが
リニアに変化する場合でもランダムに変化する場合でも
正しく対処できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るＤＭＡコントローラ
の構成を示すブロック図。

【図２】図１のＤＭＡコントローラを備えた計算機シス
テムの全体構成を示すブロック図。

【図３】同実施例の動作を説明するためのタイミングチ
ャート。

【符号の説明】

１…ＣＰＵ、２…主メモリ、３…高速バス、４…低速バ
ス、５…ＤＭＡ機器、６…ＤＭＡコントローラ（ＤＭＡ
Ｃ）、１１，１２…バッファ部、１１ａ，１２ａ…レジ
スタ（ＲＥＧ）、１１ｂ，１２ｂ…データバッファ、１
３…比較器、１４…制御部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 高速なバスに接続されている主メモリと
   低速なバスに接続されている少なくとも１つのＤＭＡ機
   器との間のデータ転送制御を行うＤＭＡコントローラに
   おいて、 前記ＤＭＡ機器により今回データ転送要求された際のメ
   モリアドレスと該当データとを記憶するための前記低速
   バス側の第１のバッファ手段と、 前記ＤＭＡ機器により前回データ転送要求された際のメ
   モリアドレスと該当データを含むデータブロックを記憶
   するための前記高速バス側の第２のバッファ手段と、 前記第１のバッファ手段および前記第２のバッファ手段
   にそれぞれ記憶されているメモリアドレスのブロックア
   ドレス相当部分を比較する比較器と、 前記第１のバッファ手段の記憶内容を前記第２のバッフ
   ァ手段に移す移動制御、および同第２のバッファ手段の
   記憶内容を前記高速バスに転送する転送制御を行う制御
   手段とを具備し、 前記制御手段は、前記比較器によりアドレス一致が検出
   されたならば、前記第１のバッファ手段の記憶内容を前
   記第２のバッファ手段に移し、前記比較器によりアドレ
   ス不一致が検出されたならば、前記第２のバッファ手段
   に記憶されているメモリアドレスおよびデータを前記高
   速バスに転送し、しかる後に同第２のバッファ手段に前
   記第１のバッファ手段の記憶内容を移し、前記第２のバ
   ッファ手段が一杯になったならば、前記第２のバッファ
   手段に記憶されているメモリアドレスおよびデータを前
   記高速バスに転送することを特徴とするＤＭＡコントロ
   ーラ。