JPH04365157A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主メモリと入出力機
器との間のデータ転送制御を行うＤＭＡコントローラに
関する。

【０００２】

【従来の技術】一般に、計算機システムにおける主メモ
リは、データ幅の広い（例えば６４ビットの）高速なバ
スに接続されている。これに対して、ディスク装置など
の入出力機器（ＤＭＡ機器）は、上記の高速バスに接続
されているＤＭＡコントローラから制御されるデータ幅
の狭い（例えば８ビットの）低速なバスに接続されてい
る。

【０００３】さて、従来のＤＭＡコントローラでは、低
速バスに接続されているＤＭＡ機器からのデータ転送要
求（メモリアクセス要求）に対して、その要求の都度、
高速バスを取得して主メモリをアクセスすることにより
、要求されたデータ転送を行っていた。しかし、上記し
た従来のＤＭＡコントローラでは、１回のデータ転送毎
に高速バスを解放することになるため、データ転送効率
が悪いという問題があった。

【０００４】そこで、データ転送効率を上げるために、
ＤＭＡコントローラ内部にデータバッファ（単にデータ
を読込んでおくだけのデータバッファ）を設け、要求さ
れたデータを含む連続するアドレス領域のデータ（デー
タブロック）、例えば高速バス幅のデータを同バッファ
内に読込んでおくことが考えられていた。

【０００５】このデータバッファを用いる方式は、ＤＭ
Ａ機器から要求されるメモリアドレスが常にリニアに変
化していくならば確かに効果はある。しかし、ＤＭＡ機
器から要求されるメモリアドレスがランダムに変化する
場合には、即ちランダムなメモリアドレスのデータ転送
を必要とする場合には、データバッファ内に目的データ
が読込まれているのか、また読込まれているならば、そ
の目的データがどこにあるのかが判別できないことから
、正常なデータ転送を行うことができない。

【０００６】したがって、上記データバッファを用いる
方式は、この種のＤＭＡ機器を相手にするＤＭＡコント
ローラには適用できない。これは、ランダムなメモリア
ドレスのデータ転送を行う頻度が極めて少ない場合でも
、メモリアドレスがリニアに変化しているかランダムに
変化しているかが判別できない限り、同様である。

【０００７】

【発明が解決しようとする課題】上記したように従来の
ＤＭＡコントローラでは、ＤＭＡ機器からのデータ転送
（メモリアクセス）要求に対して、その要求の都度、高
速バスを取得してデータ転送を行う必要があったため、
高速転送が図れないという問題があった。

【０００８】また、ＤＭＡコントローラにデータバッフ
ァを設け、要求されたデータを含む連続するアドレス領
域のデータを同バッファ内に単に読込んでおくことで、
高速転送を図ることが考えられていたが、ランダムなメ
モリアドレスのデータ転送が少しでもある場合には、正
常な転送が期待できないことから、この方式を適用する
ことは不可能であった。

【０００９】この発明は上記事情に鑑みてなされたもの
でその目的は、リニアなアドレスのデータ転送以外にラ
ンダムなアドレスのデータ転送が行われることがあって
も、高速データ転送が行えるＤＭＡコントローラを提供
することにある。

【００１０】

【課題を解決するための手段】この発明は、低速バスに
接続されているＤＭＡ機器により前回データ転送要求（
メモリアクセス要求）されたメモリアドレスの主メモリ
データを含むデータブロックを、そのブロックアドレス
と共に記憶するためのキャッシュ手段と、このブロック
アドレスの次のブロックアドレスのデータブロックを記
憶するためのデータバッファ手段と、ＤＭＡ機器からの
データ転送要求時に、要求メモリアドレスにより示され
るブロックアドレスおよびキャッシュ手段に記憶されて
いるブロックアドレスをもとに、要求メモリアドレスの
データがキャッシュ手段またはデータバッファ手段に存
在しているか否かを検出するためのヒット検出手段と、
このヒット検出手段のヒット検出により、キャッシュ手
段またはデータバッファ手段から要求メモリアドレスの
データを取出して要求元のＤＭＡ機器に転送する制御手
段とを備えたことを特徴とするものである。

【００１１】

【作用】上記の構成によれば、ＤＭＡ機器によりデータ
転送要求があった場合には、高速バスに主メモリからの
データ転送要求を出すのではなく、まずヒット検出手段
により、要求メモリアドレスの示すブロックアドレス（
要求ブロックアドレス）およびキャッシュ手段に記憶さ
れているブロックアドレス（前回参照ブロックアドレス
）をもとに、要求メモリアドレスのデータがキャッシュ
手段またはデータバッファ手段に存在しているか否か、
即ちキャッシュ手段またはデータバッファ手段にヒット
しているか否かが比較検出される。

【００１２】具体的には、要求ブロックアドレスと前回
参照ブロックアドレスとがヒット検出手段によって比較
され、一致していればキャッシュ手段にヒットしたこと
が検出される。また、要求ブロックアドレスと前回ブロ
ックアドレスの次のブロックアドレスとがヒット検出手
段によって比較され、一致していればデータバッファ手
段にヒットしたことが検出される。

【００１３】もし、キャッシュ手段またはデータバッフ
ァ手段にヒットしていることが検出された場合には、制
御手段の制御により、そのキャッシュ手段またはデータ
バッファ手段から要求メモリアドレスのデータが取出さ
れ、要求元のＤＭＡ機器に転送される。したがって、Ｄ
ＭＡ機器からのデータ転送要求に対して従来のように必
ず高速バスを取得して主メモリからのデータ転送を行う
方式に比較して、高速転送が可能となる。しかも、ブロ
ックアドレスの比較によりキャッシュ手段またはデータ
バッファ手段に目的データが存在するか否かが検出でき
るため、ＤＭＡ機器が要求するメモリアドレスがランダ
ムに変化しても、正しいデータ転送が可能となる。

【００１４】一方、キャッシュ手段およびデータバッフ
ァ手段のいずれにもにヒットしていないことが検出され
た場合には、制御手段の制御により、高速バスにデータ
転送要求（メモリアクセス要求）を出して、要求メモリ
アドレスのデータを含むデータブロックおよび次のデー
タブロックを順に転送させ、要求メモリアドレスのデー
タを含むデータブロックをそのブロックアドレスと共に
キャッシュ手段に格納し、次のデータブロックをデータ
バッファ手段に格納し、次回以降のＤＭＡ機器からのデ
ータ転送要求に備える。また、主メモリから転送された
データブロック中の要求メモリアドレスのデータをＤＭ
Ａ機器に転送する。

【００１５】次に、データバッファ手段にヒットした場
合には、上記のデータ転送の他に、データバッファ手段
の内容をキャッシュ手段にコピーし、且つ同キャッシュ
手段に記憶されているブロックアドレスが次のブロック
アドレスを示すようにすると共に、主メモリから要求メ
モリアドレスのデータを含むデータブロックの次のデー
タブロックを転送させてデータバッファ手段に格納し、
次回以降のＤＭＡ機器からのデータ転送要求に備える。

【００１６】上記のように、本発明ではキャッシュ手段
とデータバッファ手段の２段構成をとっているが、もし
データバッファ手段の単独構成であれば、前にも述べた
ようにランダムなメモリアドレスのデータ転送には向か
ない。その理由は次の通りである。まず、データバッフ
ァ手段には一般にデータのみが存在し、データのアドレ
スがない。このため、現在要求されているアドレスとデ
ータバッファ手段に記憶されているデータのアドレスと
が比較できず、要求データがデータバッファ手段に存在
するか否か、更には存在してもどこにあるかが判別でき
ないことから、正常なＤＭＡ転送が行えない。

【００１７】次に、キャッシュ手段単独の構成では、デ
ータバッファ手段の単独構成の場合のような欠陥はない
。しかし一般には、ＤＭＡ転送の大部分（９０％以上）
はリニアアドレスのデータ転送である。ところが、キャ
ッシュ手段には、前回アクセスしたデータを含んだブロ
ックは記憶されていても、次のブロックアドレスのデー
タは記憶されていない。このため、リニアアドレスのデ
ータ転送ではキャッシュの効果が生じないことになる。

【００１８】これに対して、本発明のように、キャッシ
ュ手段とデータバッファ手段の２段構成をとることで、
次々と新しいデータブロックをＤＭＡコントローラ内部
にラッチでき、データ転送の高速化が図れる。

【００１９】

【実施例】図１はこの発明の一実施例に係るＤＭＡコン
トローラの構成を示すブロック図、図２は図１のＤＭＡ
コントローラを備えた計算機システムの全体構成を示す
ブロック図である。

【００２０】図２において、１はシステムの中枢をなす
ＣＰＵ、２は各種プログラム、データ等が格納される主
メモリ、３はデータ幅の広い例えば６４ビット（８バイ
ト）幅の高速バスである。この高速バス３にはＣＰＵ１
および主メモリ２等が接続される。

【００２１】４はデータ幅の狭い例えば８ビット（１バ
イト）幅の低速バス、５は低速バス４に接続されたディ
スク装置等のＤＭＡ機器（入出力機器）、６は高速バス
３および低速バス４に接続され、主メモリ２とＤＭＡ機
器５との間のデータ転送を制御するＤＭＡコントローラ
（ＤＭＡＣ）である。このＤＭＡコントローラ６は、Ｄ
ＭＡ機器５からのデータ転送要求（メモリリードアクセ
ス要求）を高速に実行可能なように、図１に示す構成を
有している。

【００２２】図１において、１１は図２のＤＭＡ機器５
によるデータ転送要求（メモリリードアクセス要求）時
に低速バス４を介して送られるデータ転送要求アドレス
（メモリアドレス）２１をラッチするためのレジスタで
ある。

【００２３】１２はキャッシュ部であり、例えば高速バ
ス３と同一データ幅（６４ビット）のレジスタで構成さ
れ、図２のＤＭＡ機器５により前回にデータ転送要求（
メモリリードアクセス要求）されたメモリアドレスのデ
ータ（８ビットデータ）を含む例えば６４ビットのデー
タブロックを保持するためのデータキャッシュ１２ａと
、同データブロックを示すアドレス（ブロックアドレス
）を保持するためのレジスタ１２ｂとを持つ。

【００２４】１３はバッファ部であり、データキャッシ
ュ１２ａに保持されているデータブロックの次のブロッ
クアドレスのデータブロックを保持するための、例えば
６４ビットのレジスタで構成されたデータバッファ１３
ａと、同データブロックのブロックアドレスを保持する
ためのレジスタ１３ｂとを持つ。データバッファ１３ａ
の入力には、ＤＭＡコントローラ６から高速バス３への
データ転送要求に応じて（図２の主メモリ２から）高速
バス３を介して転送される６４ビットのデータ（データ
ブロック）２２が導かれるようになっている。また、レ
ジスタ１３ｂの出力はデータキャッシュ１２ａの入力に
接続されている。

【００２５】１４はレジスタ１２ｂまたはレジスタ１３
ｂの出力を切替えるセレクタ、１５はセレクタ１４から
切替え出力されるアドレス（ブロックアドレス）とレジ
スタ１１に保持されているメモリアドレスの示すブロッ
クアドレス（メモリアドレスの下位３ビットを除く上位
アドレス）とを比較する比較器である。

【００２６】１６は図２のＤＭＡ機器５により要求され
たメモリアドレスのデータがキャッシュ部１２またはバ
ッファ部１３に存在する場合に、そのデータをＤＭＡ機
器５への転送データ２３として低速バス４に選択出力す
るためのセレクタ、１７はＤＭＡコントローラ（ＤＭＡ
Ｃ）６の中心をなす制御部である。

【００２７】制御部１７と低速バス４との間で入出力さ
れる信号には、図２のＤＭＡ機器５からのＤＭＡ転送要
求３１、同要求３１に対する制御部１７から（ＤＭＡ機
器５へ）のＤＭＡ転送許可信号３２、同ＤＭＡ転送許可
信号３２に応じてＤＭＡ機器５から低速バス４を介して
それぞれ送られるアドレスストローブ信号３３並びにデ
ータストローブ信号３４、およびＤＭＡ機器５へのデー
タ２３の出力時に制御部１７から出力されるレディ信号
３５がある。上記アドレスストローブ信号３３はレジス
タ１１のラッチ信号にも用いられる。

【００２８】次に、制御部１７とＤＭＡコントローラ６
内各部との間で入出力される信号には、制御部１７から
キャッシュ部１２のデータキャッシュ１２ａ、レジスタ
１２ｂへの（データ、アドレスの）ラッチ信号３６（実
際にはデータキャッシュ１２ａ用とレジスタ１２ｂ用の
２種）、制御部１７からバッファ部１３のデータバッフ
ァ１３ａ、レジスタ１３ｂへの（データ、アドレスの）
ラッチ信号３７（実際にはデータバッファ１３ａ用とレ
ジスタ１３ｂ用の２種）、制御部１７からセレクタ１４
への切替え信号３８、および比較器１５からの比較結果
信号３９がある。次に、制御部１７と高速バス３との間
で入出力される信号には、高速バス３へのデータ転送要
求４０および高速バス３からの転送終了信号４１がある
。

【００２９】ここで、この発明の一実施例の動作を説明
する。まず、図２のシステムにおけるＤＭＡ機器５とＤ
ＭＡコントローラ６とのデータ転送のシーケンス（プロ
トコル）について、図３のタイミングチャートを適宜参
照して説明する。

【００３０】今、ＤＭＡ機器５からＤＭＡコントローラ
６に低速バス４を介してＤＭＡ転送要求３１が出力され
たものとする。ＤＭＡコントローラ６内の制御部１７は
ＤＭＡ機器５からのＤＭＡ転送要求３１を受付けると、
ＤＭＡ転送許可信号３２をイネーブルにする。

【００３１】ＤＭＡ機器５は低速バス４を介してＤＭＡ
転送許可信号３２を受取ると、アドレスストローブ信号
３３およびデータ転送要求アドレス（メモリアドレス）
２１を一定時間出力する。その後、ＤＭＡ機器５は、デ
ータストローブ信号３４を出力し、ＤＭＡコントローラ
６から低速バス４を介してデータ２３とレディ信号３５
が転送されるのを待つ。レディ信号３５が到来すること
により、一連のデータ転送シーケンスが終了する。

【００３２】次に、上記データ転送シーケンスにおける
ＤＭＡコントローラ６の詳細な動作を、ＤＭＡ機器５か
らのＤＭＡ転送要求３１を受けてＤＭＡコントローラ６
がＤＭＡ転送許可信号３２を出力し、これによりＤＭＡ
機器５からアドレスストローブ信号３３とアドレス２１
が出力されたところから説明する。

【００３３】まず、ＤＭＡ機器５から低速バス４を介し
てＤＭＡコントローラ６にアドレスストローブ信号３３
およびデータ転送要求アドレス２１が出力されると、同
アドレス２１が、アドレスストローブ信号３３をラッチ
信号としてＤＭＡコントローラ６内のレジスタ１１にラ
ッチされる。上記のアドレスストローブ信号３３はＤＭ
Ａコントローラ６内の制御部１７にも導かれる。

【００３４】制御部１７は、アドレスストローブ信号３
３の入力により、データ転送が開始されたことを認識す
る。以降の動作は、ＤＭＡコントローラ６の状態により
異なる。このＤＭＡコントローラ６の状態は、次のタイ
プＡ〜Ｃに分類される。

【００３５】まずタイプＡは、キャッシュ部１２に目的
データ（要求データ）が存在し、バッファ部１３に目的
データを含むデータブロックの次のデータブロックが存
在する状態である。次にタイプＢは、キャッシュ部１２
には目的データが存在せず、バッファ部１３に目的デー
タが存在する状態である。最後にタイプＣは、キャッシ
ュ部１２およびバッファ部１３のいずれにも目的データ
が存在しない状態である。

【００３６】ここで、以上のタイプＡ〜Ｃのそれぞれの
場合の動作を順に説明する。 （ａ）タイプＡ まず、ＤＭＡコントローラ６内のセレクタ１４は、通常
は制御部１７からの切替え信号３８により、キャッシュ
部１２内のレジスタ１２ｂの内容、即ちデータキャッシ
ュ１２ａに保持されているデータブロックのブロックア
ドレス（キャッシュアドレス）を比較器１５に切替え出
力する。

【００３７】これにより比較器１５は、レジスタ１２ｂ
に保持されているブロックアドレスと、レジスタ１１に
保持されている（ＤＭＡ機器５からの）データ転送要求
アドレスの下位３ビットを除く上位ビット（要求ブロッ
クアドレス）とを比較し、両アドレスが一致しているか
否かを示す比較結果信号３９（一致の場合に真）を制御
部１７に出力する。

【００３８】制御部１７はＤＭＡ転送許可信号３２に対
してアドレスストローブ信号３３が入力されると、デー
タ転送が開始されたことを認識し、まず比較器１５から
の比較結果信号３９の状態をチェックする。

【００３９】もし、比較結果信号３９がアドレス一致を
示している（真値）ならば、制御部１７は、キャッシュ
部１２（のデータキャッシュ１２ａ）内に要求されたデ
ータが存在し、バッファ部１３（のデータバッファ１３
ａ）内に次のブロックのデータが存在するタイプＡの状
態であるものと判断する。

【００４０】この場合、制御部１７は、セレクタ１６か
ら低速バス４へのデータ出力を許可する。これによりセ
レクタ１６は、キャッシュ部１２のデータキャッシュ１
２ａに保持されている６４ビット（８バイト）のデータ
ブロックの中から、レジスタ１１に保持されているデー
タ転送要求アドレスの下位３ビットで示されるバイト位
置の８ビット（１バイト）、即ちデータ転送要求アドレ
スの８ビットデータを選択して転送データ２３として低
速バス４に出力する。同時に制御部１７は、図３に示す
ようにレディ信号３５をイネーブルにし、ＤＭＡ機器５
との一連のデータ転送を終了する。

【００４１】（ｂ）タイプＢ さて制御部１７は、比較器１５からの比較結果信号３９
の状態をチェックした結果、同信号３９が上記の場合と
異なってアドレス不一致（偽値）を示していた場合には
、即ち（セレクタ１４によって切替えられている）レジ
スタ１２ｂからのブロックアドレスとレジスタ１１から
の要求ブロックアドレスとが一致していないことが示さ
れていた場合には、切替え信号３８を反転する。

【００４２】セレクタ１４は切替え信号３８が反転され
ると、今度はバッファ部１３内のレジスタ１３ｂの内容
、即ちデータバッファ１３ａに保持されているデータブ
ロックのブロックアドレスを比較器１５に切替え出力す
る。

【００４３】これにより比較器１５は、レジスタ１３ｂ
に保持されているブロックアドレスとレジスタ１１から
の要求ブロックアドレスとを比較し、比較結果信号３９
を出力する。

【００４４】制御部１７は切替え信号３８を反転すると
、再び比較器１５からの比較結果信号３９の状態をチェ
ックする。もし、比較結果信号３９が今度はアドレス一
致を示している（真値）ならば、制御部１７は、バッフ
ァ部１３（のデータバッファ１３ａ）内に要求されたデ
ータが存在し、キャッシュ部１２（のデータキャッシュ
１２ａ）には要求されたデータが存在しないタイプＢの
状態であるものと判断する。

【００４５】この場合、制御部１７は、バッファ部１３
内のデータバッファ１３ａの内容をキャッシュ部１２内
のデータキャッシュ１２ａにコピーし、バッファ部１３
内のレジスタ１３ｂの内容をキャッシュ部１２内のレジ
スタ１２ｂにコピーする。そして制御部１７は、前記し
たタイプＡの場合と同様に、セレクタ１６から低速バス
４へのデータ出力を許可し、レディ信号３５をイネーブ
ルにする。これにより、セレクタ１６からデータ転送要
求アドレスの８ビットデータが低速バス４に出力され、
一連のデータ転送が終了する。

【００４６】また制御部１７は、以上の動作と並行して
、レジスタ１３ｂの内容をインクリメントして次のブロ
ックアドレスに更新し、このブロックアドレスで示され
るデータブロック（６４ビット）、即ちデータキャッシ
ュ１２ａに保持されているデータブロックの次のブロッ
クアドレスのデータブロックのデータ転送要求４０を高
速バス３に出力する。これにより、要求したデータブロ
ックが主メモリ２からＤＭＡコントローラ６に高速バス
３を介してリードされ、データブロック２２としてバッ
ファ部１３に導かれる。制御部１７は、このデータブロ
ック２２をデータバッファ１３ａに格納する。このよう
にして連続するアドレスのデータ転送に対する高速性を
確保する。

【００４７】（ｃ）タイプＣ さて制御部１７は、上記したように比較結果信号３９を
反転して再度比較器１５からの比較結果信号３９の状態
をチェックした結果、今度も同信号３９がアドレス不一
致（偽値）を示していたならば、バッファ部１３（のデ
ータバッファ１３ａ）およびキャッシュ部１２（のデー
タキャッシュ１２ａ）のいずれにも要求されたデータが
存在しないタイプＣの状態であるものと判断する。

【００４８】この場合、制御部１７は、レジスタ１１か
らのデータ転送要求ブロックアドレスをレジスタ１３ｂ
にコピーし、このブロックアドレスで示されるデータブ
ロックのデータ転送要求４０を高速バス３に出す。これ
により、要求したデータブロックがＤＭＡコントローラ
６に転送され、データブロック２２としてバッファ部１
３に導かれる。同時に、転送終了信号４１が高速バス３
を介してＤＭＡコントローラ６に転送され、制御部１７
に導かれる。

【００４９】制御部１７は、高速バス３からの転送終了
信号４１に応じて、高速バス３からのデータブロック２
２をバッファ部１３内のデータバッファ１３ａにラッチ
する。次に制御部１７は、バッファ部１３内のデータバ
ッファ１３ａの内容をキャッシュ部１２内のデータキャ
ッシュ１２ａにコピーし、バッファ部１３内のレジスタ
１３ｂの内容をキャッシュ部１２内のレジスタ１２ｂに
コピーする。

【００５０】そして制御部１７は、前記したタイプＡの
場合と同様に、セレクタ１６から低速バス４へのデータ
出力を許可し、レディ信号３５をイネーブルにする。こ
れにより、セレクタ１６からデータ転送要求アドレスの
８ビットデータが低速バス４に出力され、一連のデータ
転送が終了する。

【００５１】また制御部１７は、以上の動作と並行して
、レジスタ１３ｂの内容をインクリメントして次のブロ
ックアドレスに更新し、このブロックアドレスで示され
るデータブロック（６４ビット）、即ちデータキャッシ
ュ１２ａに保持されているデータブロックの次のブロッ
クアドレスのデータブロック主メモリ２からリードして
バッファ部１３内のデータバッファ１３ａに格納する。 このようにして連続するアドレスのデータ転送に対する
高速性を確保する。

【００５２】

【発明の効果】以上詳述したようにこの発明によれば、
ＤＭＡ機器により前回データ転送要求されたメモリアド
レスの主メモリデータを含むデータブロックを、そのブ
ロックアドレスと共に記憶するためのキャッシュ手段と
、このブロックアドレスの次のブロックアドレスのデー
タブロックを記憶するためのデータバッファ手段との２
段構成をとることにより、次々と新しいデータブロック
をＤＭＡコントローラ内部にラッチでき、しかもそのデ
ータブロックとアドレスとの関係が把握できることから
、ＤＭＡ機器により要求されたメモリアドレスのデータ
がコントローラ内に存在するか否か、存在するならばど
こにあるかが正しく判別でき、リニアなアドレスのデー
タ転送以外にランダムなアドレスのデータ転送が行われ
ることがあっても、データ転送の高速化が図れる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るＤＭＡコントローラ
の構成を示すブロック図。

【図２】図１のＤＭＡコントローラを備えた計算機シス
テムの全体構成を示すブロック図。

【図３】同実施例の動作を説明するためのタイミングチ
ャート。

【符号の説明】

１…ＣＰＵ、２…主メモリ、３…高速バス、４…低速バ
ス、５…ＤＭＡ機器、６…ＤＭＡコントローラ（ＤＭＡ
Ｃ）、１１，１２ｂ，１３ｂ…レジスタ、１２…キャッ
シュ部、１２ａ…データキャッシュ、１３…バッファ部
、１３ａ…データバッファ、１４，１６…セレクタ、１
５…比較器、１７…制御部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　高速なバスに接続されている主メモリ
   と低速なバスに接続されている少なくとも１つのＤＭＡ
   機器との間のデータ転送制御を行うＤＭＡコントローラ
   において、上記ＤＭＡ機器により前回データ転送要求さ
   れたメモリアドレスの主メモリデータを含むデータブロ
   ックを、そのブロックアドレスと共に記憶するためのキ
   ャッシュ手段と、このキャッシュ手段に記憶されている
   データブロックの次のブロックアドレスのデータブロッ
   クを記憶するためのデータバッファ手段と、上記ＤＭＡ
   機器からのデータ転送要求時に、要求されたメモリアド
   レスにより示されるブロックアドレスおよび上記キャッ
   シュ手段に記憶されているブロックアドレスをもとに、
   要求メモリアドレスのデータが上記キャッシュ手段また
   はデータバッファ手段に存在しているか否かを検出する
   ためのヒット検出手段と、このヒット検出手段の検出結
   果に応じて上記キャッシュ手段または上記データバッフ
   ァ手段から要求メモリアドレスのデータを取出して要求
   元のＤＭＡ機器に転送する制御手段と、を具備すること
   を特徴とするＤＭＡコントローラ。
2. 【請求項２】　　上記制御手段は、上記ヒット検出手段
   により上記キャッシュ手段および上記データバッファ手
   段のいずれにも要求メモリアドレスのデータが存在しな
   いことが検出された場合には、上記主メモリから上記要
   求メモリアドレスのデータを含むデータブロックおよび
   次のデータブロックを上記高速バスを介して順に転送さ
   せ、要求メモリアドレスのデータを含むデータブロック
   をそのブロックアドレスと共に上記キャッシュ手段に格
   納し、次のデータブロックを上記データバッファ手段に
   格納することを特徴とする請求項１記載のＤＭＡコント
   ローラ。
3. 【請求項３】　　上記制御手段は、上記ヒット検出手段
   により上記データバッファ手段に要求メモリアドレスの
   データが存在することが検出された場合には、上記デー
   タバッファ手段の内容を上記キャッシュ手段にコピーし
   、且つ同キャッシュ手段に記憶されているブロックアド
   レスが次のブロックアドレスを示すようにすると共に、
   上記主メモリから上記要求メモリアドレスのデータを含
   むデータブロックの次のデータブロックを上記高速バス
   を介して転送させて上記データバッファ手段に格納する
   ことを特徴とする請求項２記載のＤＭＡコントローラ。