JPH08272687A - 入出力キャッシュメモリ - Google Patents
入出力キャッシュメモリInfo
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- JPH08272687A JPH08272687A JP7077461A JP7746195A JPH08272687A JP H08272687 A JPH08272687 A JP H08272687A JP 7077461 A JP7077461 A JP 7077461A JP 7746195 A JP7746195 A JP 7746195A JP H08272687 A JPH08272687 A JP H08272687A
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- memory
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Abstract
(57)【要約】
【目的】 入出力キャッシュメモリ上のアクセスされる
可能性の少ないデータを優先して無効化し、不必要なキ
ャッシュラインを早期に解放する。 【構成】 入出力キャッシュメモリ１００は、データ部
を記憶するデータメモリ１１０と、アドレスタグ部を記
憶するタグメモリ１２０と、これらデータメモリ１１０
及びタグメモリ１２０を制御する制御回路１３０と、入
出力装置からのアドレスを保持するアドレスラッチ１４
０と、アドレスラッチ１４０の保持するアドレスの上位
部分とタグメモリ１２０に記憶されているアドレスとの
一致を調べる比較回路１５０と、アドレスラッチ１４０
により指示されるアドレスがキャッシュラインの最終要
素であることを検出する最終検出回路１６０とを有す
る。最終検出回路１６０が最終要素を検出すると、制御
回路１３０は当該エントリを無効化する。
可能性の少ないデータを優先して無効化し、不必要なキ
ャッシュラインを早期に解放する。 【構成】 入出力キャッシュメモリ１００は、データ部
を記憶するデータメモリ１１０と、アドレスタグ部を記
憶するタグメモリ１２０と、これらデータメモリ１１０
及びタグメモリ１２０を制御する制御回路１３０と、入
出力装置からのアドレスを保持するアドレスラッチ１４
０と、アドレスラッチ１４０の保持するアドレスの上位
部分とタグメモリ１２０に記憶されているアドレスとの
一致を調べる比較回路１５０と、アドレスラッチ１４０
により指示されるアドレスがキャッシュラインの最終要
素であることを検出する最終検出回路１６０とを有す
る。最終検出回路１６０が最終要素を検出すると、制御
回路１３０は当該エントリを無効化する。
Description
【０００１】
【産業上の利用分野】本発明は、入出力キャッシュメモ
リに関し、特にシステムバス上の記憶装置の一部を記憶
して入出力バス上の入出力装置によってアクセスされる
入出力キャッシュメモリに関する。
リに関し、特にシステムバス上の記憶装置の一部を記憶
して入出力バス上の入出力装置によってアクセスされる
入出力キャッシュメモリに関する。
【０００２】
【従来の技術】入出力バスが使用される情報処理システ
ムでは、一般に入出力バスよりも転送幅の広いシステム
バスが接続されることが多い。従って、入出力バス上の
入出力装置からシステムバス上の記憶装置にアクセスを
行う場合には、入出力装置からのメモリアクセス要求に
対してその度に記憶装置にアクセスしていてはシステム
バスの使用効率が低下してしまう。特に、処理装置を介
さないダイレクトメモリアクセス（以下、「ＤＭＡ」と
いう）においてはその傾向は顕著である。
ムでは、一般に入出力バスよりも転送幅の広いシステム
バスが接続されることが多い。従って、入出力バス上の
入出力装置からシステムバス上の記憶装置にアクセスを
行う場合には、入出力装置からのメモリアクセス要求に
対してその度に記憶装置にアクセスしていてはシステム
バスの使用効率が低下してしまう。特に、処理装置を介
さないダイレクトメモリアクセス（以下、「ＤＭＡ」と
いう）においてはその傾向は顕著である。
【０００３】このデータ転送効率を向上させるために、
入出力装置と記憶装置との間に入出力キャッシュメモリ
を設けて、要求されたデータを含むアドレス領域のデー
タをキャッシュメモリの管理単位毎に、すなわちキャッ
シュラインサイズ分を、記憶装置からまとめて読み出し
ておく。そして、この入出力キャッシュメモリにヒット
する場合には記憶装置にはリクエストを出さないように
して、システムバスの使用効率を向上させ、また、メモ
リアクセスによるターンアラウンドタイムを短縮させる
ことが行われる。たとえば、特開平２−２２８７４５号
公報には、複数の入出力装置に共有され記憶装置の内容
を記憶する入出力キャッシュメモリの一例が記載されて
いる。
入出力装置と記憶装置との間に入出力キャッシュメモリ
を設けて、要求されたデータを含むアドレス領域のデー
タをキャッシュメモリの管理単位毎に、すなわちキャッ
シュラインサイズ分を、記憶装置からまとめて読み出し
ておく。そして、この入出力キャッシュメモリにヒット
する場合には記憶装置にはリクエストを出さないように
して、システムバスの使用効率を向上させ、また、メモ
リアクセスによるターンアラウンドタイムを短縮させる
ことが行われる。たとえば、特開平２−２２８７４５号
公報には、複数の入出力装置に共有され記憶装置の内容
を記憶する入出力キャッシュメモリの一例が記載されて
いる。
【０００４】
【発明が解決しようとする課題】かかる入出力キャッシ
ュメモリにおいては、不要なキャッシュラインを解放す
るために、ＤＭＡ転送の終了ごとにのみ当該キャッシュ
ラインの無効化を行っている。
ュメモリにおいては、不要なキャッシュラインを解放す
るために、ＤＭＡ転送の終了ごとにのみ当該キャッシュ
ラインの無効化を行っている。
【０００５】一方、一般にはある入出力装置からのＤＭ
Ａ転送の大部分は記憶装置上の連続するアドレスに対す
るデータ転送であり、キャッシュライン上の最後のデー
タがアクセスされた後に、そのキャッシュラインが再び
アクセスされる可能性は少ない。しかし、キャッシュラ
インの無効化をＤＭＡ転送終了時にのみ行うこととする
と、再びアクセスする可能性の少ないデータがＤＭＡ転
送終了時まで残ってしまうことになる。
Ａ転送の大部分は記憶装置上の連続するアドレスに対す
るデータ転送であり、キャッシュライン上の最後のデー
タがアクセスされた後に、そのキャッシュラインが再び
アクセスされる可能性は少ない。しかし、キャッシュラ
インの無効化をＤＭＡ転送終了時にのみ行うこととする
と、再びアクセスする可能性の少ないデータがＤＭＡ転
送終了時まで残ってしまうことになる。
【０００６】また、複数の速度の異なる入出力装置が並
行してＤＭＡ転送を行っている場合には互いに使用中の
キャッシュラインを書き換えてしまい入出力キャッシュ
メモリの有効な利用が図れない。
行してＤＭＡ転送を行っている場合には互いに使用中の
キャッシュラインを書き換えてしまい入出力キャッシュ
メモリの有効な利用が図れない。
【０００７】本発明の目的は、入出力キャッシュメモリ
上のアクセスされる可能性の少ないデータを優先して無
効化し、不必要なキャッシュラインを早期に解放するこ
とにある。
上のアクセスされる可能性の少ないデータを優先して無
効化し、不必要なキャッシュラインを早期に解放するこ
とにある。
【０００８】また、本発明の他の目的は、ＤＭＡ転送終
了時の処理装置による入出力キャッシュメモリのキャッ
シュラインの無効化指令を不要にすることにある。
了時の処理装置による入出力キャッシュメモリのキャッ
シュラインの無効化指令を不要にすることにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明の入出力キャッシュメモリは、キャッシュライ
ンの最終要素にアクセスするとそのキャッシュラインを
無効化する。
に本発明の入出力キャッシュメモリは、キャッシュライ
ンの最終要素にアクセスするとそのキャッシュラインを
無効化する。
【００１０】また、本発明の他の入出力キャッシュメモ
リは、キャッシュラインの最終要素にアクセスされたこ
とを検出する手段と、この検出する手段によって最終要
素にアクセスされた旨を通知されると当該キャッシュラ
インを無効化する手段とを含む。
リは、キャッシュラインの最終要素にアクセスされたこ
とを検出する手段と、この検出する手段によって最終要
素にアクセスされた旨を通知されると当該キャッシュラ
インを無効化する手段とを含む。
【００１１】また、本発明の他の入出力キャッシュメモ
リは、Ｎ個（Ｎは整数）のキャッシュラインを有するデ
ータメモリと、このデータメモリに対応してＮ個のアド
レスタグを有するタグメモリと、与えられたアドレスの
タグ部分と一致するアドレスタグを前記タグメモリから
検出する比較回路と、この比較回路により一致を検出し
た場合に前記アドレスがキャッシュラインの最終要素に
該当することを検出する最終検出回路と、前記比較回路
により一致を検出し、かつ、前記最終検出回路により最
終要素を検出した場合には前記キャッシュラインを無効
化する制御回路とを含む。
リは、Ｎ個（Ｎは整数）のキャッシュラインを有するデ
ータメモリと、このデータメモリに対応してＮ個のアド
レスタグを有するタグメモリと、与えられたアドレスの
タグ部分と一致するアドレスタグを前記タグメモリから
検出する比較回路と、この比較回路により一致を検出し
た場合に前記アドレスがキャッシュラインの最終要素に
該当することを検出する最終検出回路と、前記比較回路
により一致を検出し、かつ、前記最終検出回路により最
終要素を検出した場合には前記キャッシュラインを無効
化する制御回路とを含む。
【００１２】また、本発明の他の入出力キャッシュメモ
リは、記憶装置と入出力装置とを接続する入出力キャッ
シュメモリにおいて、前記記憶装置の一部を記憶するＮ
個（Ｎは整数）のキャッシュラインを有するデータメモ
リと、このデータメモリに対応してＮ個のアドレスタグ
を有するタグメモリと、前記入出力装置からのアドレス
のタグ部分と一致するアドレスタグを前記タグメモリか
ら検出する比較回路と、この比較回路により一致を検出
した場合に前記アドレスがキャッシュラインの最終要素
に該当することを検出する最終検出回路と、前記比較回
路により一致を検出し、かつ、前記最終検出回路により
最終要素を検出した場合には前記キャッシュラインを無
効化する制御回路とを含む。
リは、記憶装置と入出力装置とを接続する入出力キャッ
シュメモリにおいて、前記記憶装置の一部を記憶するＮ
個（Ｎは整数）のキャッシュラインを有するデータメモ
リと、このデータメモリに対応してＮ個のアドレスタグ
を有するタグメモリと、前記入出力装置からのアドレス
のタグ部分と一致するアドレスタグを前記タグメモリか
ら検出する比較回路と、この比較回路により一致を検出
した場合に前記アドレスがキャッシュラインの最終要素
に該当することを検出する最終検出回路と、前記比較回
路により一致を検出し、かつ、前記最終検出回路により
最終要素を検出した場合には前記キャッシュラインを無
効化する制御回路とを含む。
【００１３】
【実施例】次に本発明の入出力キャッシュメモリの一実
施例について図面を参照して詳細に説明する。
施例について図面を参照して詳細に説明する。
【００１４】図１を参照すると、本発明の一実施例であ
る入出力キャッシュメモリ１００は、処理装置３００と
記憶装置４００を接続するシステムバス２００と、入出
力装置６１０及び６２０を接続する入出力バス５００と
の間に設けられる。入出力装置６１０又は６２０は、処
理装置３００からのＤＭＡ転送命令を受け取ると、入出
力キャッシュメモリ１００にアクセスして、ヒットすれ
ばこの入出力キャッシュメモリ１００に対するデータの
転送を行う。
る入出力キャッシュメモリ１００は、処理装置３００と
記憶装置４００を接続するシステムバス２００と、入出
力装置６１０及び６２０を接続する入出力バス５００と
の間に設けられる。入出力装置６１０又は６２０は、処
理装置３００からのＤＭＡ転送命令を受け取ると、入出
力キャッシュメモリ１００にアクセスして、ヒットすれ
ばこの入出力キャッシュメモリ１００に対するデータの
転送を行う。
【００１５】入出力キャッシュメモリ１００は、データ
部を記憶するデータメモリ１１０と、アドレスタグ部を
記憶するタグメモリ１２０と、これらデータメモリ１１
０及びタグメモリ１２０を制御する制御回路１３０と、
入出力装置からのアドレスを保持するアドレスラッチ１
４０と、アドレスラッチ１４０の保持するアドレスの上
位部分とタグメモリ１２０に記憶されているアドレスと
の一致を調べる比較回路１５０と、アドレスラッチ１４
０により指示されるアドレスがキャッシュラインの最終
要素であることを検出する最終検出回路１６０とを有し
ている。
部を記憶するデータメモリ１１０と、アドレスタグ部を
記憶するタグメモリ１２０と、これらデータメモリ１１
０及びタグメモリ１２０を制御する制御回路１３０と、
入出力装置からのアドレスを保持するアドレスラッチ１
４０と、アドレスラッチ１４０の保持するアドレスの上
位部分とタグメモリ１２０に記憶されているアドレスと
の一致を調べる比較回路１５０と、アドレスラッチ１４
０により指示されるアドレスがキャッシュラインの最終
要素であることを検出する最終検出回路１６０とを有し
ている。
【００１６】データメモリ１１０とタグメモリ１２０は
同じ数のエントリを有し、各エントリはそれぞれ対応し
ている。すなわち、データメモリ１１０の第ｉエントリ
のデータは、タグメモリ１２０の第ｉエントリに記憶さ
れるアドレスタグと関連付けられる。なお、本実施例で
は説明の便宜のためフルアソシアティブ構成のキャッシ
ュであることを仮定するが、他のセットアソシアティブ
構成やダイレクトマップ構成であっても構わない。
同じ数のエントリを有し、各エントリはそれぞれ対応し
ている。すなわち、データメモリ１１０の第ｉエントリ
のデータは、タグメモリ１２０の第ｉエントリに記憶さ
れるアドレスタグと関連付けられる。なお、本実施例で
は説明の便宜のためフルアソシアティブ構成のキャッシ
ュであることを仮定するが、他のセットアソシアティブ
構成やダイレクトマップ構成であっても構わない。
【００１７】ここで、入出力キャッシュメモリ１００の
１ライン当たりのサイズを１６バイト、入出力装置との
転送単位を１バイトとすると、入出力装置から指定され
るアドレスは、図２のように表される。すなわち、下位
４ビットはライン内アドレスを識別するために使用され
る。上位の部分はアドレスタグであり、タグメモリ１２
０の各エントリと比較回路１５０によって比較される。
１ライン当たりのサイズを１６バイト、入出力装置との
転送単位を１バイトとすると、入出力装置から指定され
るアドレスは、図２のように表される。すなわち、下位
４ビットはライン内アドレスを識別するために使用され
る。上位の部分はアドレスタグであり、タグメモリ１２
０の各エントリと比較回路１５０によって比較される。
【００１８】比較回路１５０は、エントリ数に応じた数
の比較器を有し、アドレスラッチ１４０のタグ部分と一
致するアドレスタグがタグメモリ１２０内に記憶されて
いるかを検出し、記憶されていればそのエントリ位置を
特定して、ヒット信号として信号線１５１により制御回
路１３０に通知する。
の比較器を有し、アドレスラッチ１４０のタグ部分と一
致するアドレスタグがタグメモリ１２０内に記憶されて
いるかを検出し、記憶されていればそのエントリ位置を
特定して、ヒット信号として信号線１５１により制御回
路１３０に通知する。
【００１９】また、最終検出回路１６０は、アドレスラ
ッチ１４０に保持されているアドレスから、そのアドレ
スがラインの最終要素に該当するものか否かを判断す
る。本実施例では上述のように転送単位を１バイトと過
程しているため、最終要素とは最後の１バイトを意味す
る。すなわち、この最終要素とは転送単位で区切った場
合の最後の転送単位をいう。図２のライン内アドレス
は、第１番目の要素には２進数表示で”００００”、第
２番目の要素には”０００１”、....、第１６番目の要
素には”１１１１”が与えられることになる。従って、
最終要素たる第１６番目の要素は、ライン内アドレスが
オールゼロであることを検出すればよいことになる。こ
れにより、最終検出回路１６０は例えば４入力の論理積
回路により実現することができる。
ッチ１４０に保持されているアドレスから、そのアドレ
スがラインの最終要素に該当するものか否かを判断す
る。本実施例では上述のように転送単位を１バイトと過
程しているため、最終要素とは最後の１バイトを意味す
る。すなわち、この最終要素とは転送単位で区切った場
合の最後の転送単位をいう。図２のライン内アドレス
は、第１番目の要素には２進数表示で”００００”、第
２番目の要素には”０００１”、....、第１６番目の要
素には”１１１１”が与えられることになる。従って、
最終要素たる第１６番目の要素は、ライン内アドレスが
オールゼロであることを検出すればよいことになる。こ
れにより、最終検出回路１６０は例えば４入力の論理積
回路により実現することができる。
【００２０】次に本発明の入出力キャッシュメモリの上
記一実施例の動作について図面を参照して説明する。
記一実施例の動作について図面を参照して説明する。
【００２１】図３を参照すると、入出力バス５００上の
入出力装置６１０からシステムバス２００上の記憶装置
４００へのリードリクエストを受け取ると、入出力キャ
ッシュメモリ１００内の制御回路１３０は、以下のよう
に動作する。まず、アドレスラッチ１４０に保持されて
いるアドレスのタグ部分がタグメモリ１２０のいずれか
のエントリにも記憶されていないことを比較回路１５０
で検出すると、制御回路１３０はキャッシュミスヒット
したものと判断して（ステップ１３１）、システムバス
２００を介して記憶装置４００から該当するラインにつ
いて読み出しを行う（ステップ１３２）。そして、１ラ
インに相当する６４バイト分のデータをキャッシュメモ
リに取り込むと共に（ステップ１３３）、入出力装置６
１０から要求された２バイト分のデータを入出力装置６
１０に返送する（ステップ１３４）。
入出力装置６１０からシステムバス２００上の記憶装置
４００へのリードリクエストを受け取ると、入出力キャ
ッシュメモリ１００内の制御回路１３０は、以下のよう
に動作する。まず、アドレスラッチ１４０に保持されて
いるアドレスのタグ部分がタグメモリ１２０のいずれか
のエントリにも記憶されていないことを比較回路１５０
で検出すると、制御回路１３０はキャッシュミスヒット
したものと判断して（ステップ１３１）、システムバス
２００を介して記憶装置４００から該当するラインにつ
いて読み出しを行う（ステップ１３２）。そして、１ラ
インに相当する６４バイト分のデータをキャッシュメモ
リに取り込むと共に（ステップ１３３）、入出力装置６
１０から要求された２バイト分のデータを入出力装置６
１０に返送する（ステップ１３４）。
【００２２】一方、アドレスラッチ１４０に保持されて
いるアドレスのタグ部分がタグメモリ１２０のいずれか
のエントリに記憶されていることを比較回路１５０で検
出すると、制御回路１３０はキャッシュヒットしたもの
と判断して（ステップ１３１）、入出力装置６１０から
要求された１バイト分のデータを入出力装置６１０に返
送する（ステップ１３５）。そして、最終検出回路１６
０により、該データがライン内の最終要素であることを
検出した場合には（ステップ１３６）、当該ラインを無
効化する（ステップ１３７）。
いるアドレスのタグ部分がタグメモリ１２０のいずれか
のエントリに記憶されていることを比較回路１５０で検
出すると、制御回路１３０はキャッシュヒットしたもの
と判断して（ステップ１３１）、入出力装置６１０から
要求された１バイト分のデータを入出力装置６１０に返
送する（ステップ１３５）。そして、最終検出回路１６
０により、該データがライン内の最終要素であることを
検出した場合には（ステップ１３６）、当該ラインを無
効化する（ステップ１３７）。
【００２３】図４を参照すると、入出力バス５００上の
入出力装置６１０からシステムバス２００上の記憶装置
４００へのＤＭＡ転送を行う場合、最初のアクセスのア
ドレス０は、アドレスラッチ１４０に保持されると共
に、比較回路１５０によりキャッシュヒットかミスヒッ
トかが判断され、ここではミスヒットであったと仮定す
る。これにより、システムバス２００に当該リクエスト
のアドレス０が伝えられ、記憶装置４００からのデータ
が入出力バス５００に返送される。以下、このアドレス
０が当該ラインの最初の要素であると仮定する。
入出力装置６１０からシステムバス２００上の記憶装置
４００へのＤＭＡ転送を行う場合、最初のアクセスのア
ドレス０は、アドレスラッチ１４０に保持されると共
に、比較回路１５０によりキャッシュヒットかミスヒッ
トかが判断され、ここではミスヒットであったと仮定す
る。これにより、システムバス２００に当該リクエスト
のアドレス０が伝えられ、記憶装置４００からのデータ
が入出力バス５００に返送される。以下、このアドレス
０が当該ラインの最初の要素であると仮定する。
【００２４】そして、次のアドレス１が入力されると、
アドレス０により読み込まれたエントリにヒットするた
め、キャッシュヒット信号１５１がアクティブになる。
従って、このアドレス１については記憶装置４００にア
クセスせずにデータメモリ１１０からデータが返送され
る。この後、順次アドレス２、アドレス３からアドレス
１４まで、アドレス１の場合と同様にアクセスが行われ
る。アドレス１５が入力されると、キャッシュヒット信
号１５１がアクティブであることは上記と同様である
が、この場合キャッシュラインの最終要素であることか
ら最終検出信号１６１がアクティブになる。これによ
り、アドレス０により読み込まれたラインが無効化され
る。
アドレス０により読み込まれたエントリにヒットするた
め、キャッシュヒット信号１５１がアクティブになる。
従って、このアドレス１については記憶装置４００にア
クセスせずにデータメモリ１１０からデータが返送され
る。この後、順次アドレス２、アドレス３からアドレス
１４まで、アドレス１の場合と同様にアクセスが行われ
る。アドレス１５が入力されると、キャッシュヒット信
号１５１がアクティブであることは上記と同様である
が、この場合キャッシュラインの最終要素であることか
ら最終検出信号１６１がアクティブになる。これによ
り、アドレス０により読み込まれたラインが無効化され
る。
【００２５】このように、本発明の一実施例である入出
力キャッシュメモリによれば、ＤＭＡ転送において、ラ
インの最終要素である旨を最終検出回路１６０で検出す
ることにより、制御回路１３０を通じて入出力キャッシ
ュメモリの当該キャッシュエントリの無効化を行うた
め、再び使用する可能性の少ないエントリを入出力キャ
ッシュメモリ内に残さず、早期に解放することができ
る。
力キャッシュメモリによれば、ＤＭＡ転送において、ラ
インの最終要素である旨を最終検出回路１６０で検出す
ることにより、制御回路１３０を通じて入出力キャッシ
ュメモリの当該キャッシュエントリの無効化を行うた
め、再び使用する可能性の少ないエントリを入出力キャ
ッシュメモリ内に残さず、早期に解放することができ
る。
【００２６】
【発明の効果】以上の説明で明らかなように、本発明に
よると、ＤＭＡ転送において、使用したライン毎にキャ
ッシュエントリの無効化を行っていくため、再び使用す
る可能性の少ないエントリを入出力キャッシュメモリ内
に残さず、早期に解放することができ、入出力キャッシ
ュメモリの有効な利用を図ることができる。
よると、ＤＭＡ転送において、使用したライン毎にキャ
ッシュエントリの無効化を行っていくため、再び使用す
る可能性の少ないエントリを入出力キャッシュメモリ内
に残さず、早期に解放することができ、入出力キャッシ
ュメモリの有効な利用を図ることができる。
【図１】本発明の入出力キャッシュメモリの一実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の一実施例の入出力キャッシュメモリに
おけるアドレスフィールドを示す図である。
おけるアドレスフィールドを示す図である。
【図３】本発明の一実施例における制御回路の動作を表
すフローチャートである。
すフローチャートである。
【図４】本発明の一実施例の入出力キャッシュメモリの
動作を表すタイムチャートである。
動作を表すタイムチャートである。
１００ 入出力キャッシュメモリ １１０ データメモリ １２０ タグメモリ １３０ 制御回路 １４０ アドレスラッチ １５０ 比較回路 １６０ 最終検出回路 ２００ システムバス ３００ 処理装置 ４００ 記憶装置 ５００ 入出力バス ６１０，６２０ 入出力装置
Claims (4)
- 【請求項１】 キャッシュメモリの管理単位であるキャ
ッシュラインの最終要素にアクセスするとそのキャッシ
ュラインを無効化することを特徴とする入出力キャッシ
ュメモリ。 - 【請求項２】 キャッシュメモリの管理単位であるキャ
ッシュラインの最終要素にアクセスされたことを検出す
る手段と、 この検出する手段によって最終要素にアクセスされた旨
を通知されると当該キャッシュラインを無効化する手段
とを含むことを特徴とする入出力キャッシュメモリ。 - 【請求項３】 キャッシュメモリの管理単位であるキャ
ッシュラインをＮ個（Ｎは整数）有するデータメモリ
と、 このデータメモリに対応してＮ個のアドレスタグを有す
るタグメモリと、 与えられたアドレスのタグ部分と一致するアドレスタグ
を前記タグメモリから検出する比較回路と、 この比較回路により一致を検出した場合に前記アドレス
がキャッシュラインの最終要素に該当することを検出す
る最終検出回路と、 前記比較回路により一致を検出し、かつ、前記最終検出
回路により最終要素を検出した場合には前記キャッシュ
ラインを無効化する制御回路とを含むことを特徴とする
入出力キャッシュメモリ。 - 【請求項４】 記憶装置と入出力装置とを接続する入出
力キャッシュメモリにおいて、 前記記憶装置の一部を記憶するキャッシュメモリの管理
単位であるキャッシュラインをＮ個（Ｎは整数）有する
データメモリと、 このデータメモリに対応してＮ個のアドレスタグを有す
るタグメモリと、 前記入出力装置からのアドレスのタグ部分と一致するア
ドレスタグを前記タグメモリから検出する比較回路と、 この比較回路により一致を検出した場合に前記アドレス
がキャッシュラインの最終要素に該当することを検出す
る最終検出回路と、 前記比較回路により一致を検出し、かつ、前記最終検出
回路により最終要素を検出した場合には前記キャッシュ
ラインを無効化する制御回路とを含むことを特徴とする
入出力キャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7077461A JPH08272687A (ja) | 1995-04-03 | 1995-04-03 | 入出力キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7077461A JPH08272687A (ja) | 1995-04-03 | 1995-04-03 | 入出力キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08272687A true JPH08272687A (ja) | 1996-10-18 |
Family
ID=13634657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7077461A Pending JPH08272687A (ja) | 1995-04-03 | 1995-04-03 | 入出力キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08272687A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006501568A (ja) * | 2002-09-30 | 2006-01-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャッシュを備えたデータ処理システムのオーバーヘッドを小さくするための方法及び装置 |
| JP2006520045A (ja) * | 2003-03-06 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プリフェッチ手段を備えるデータ処理システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112039A (ja) * | 1988-10-21 | 1990-04-24 | Nec Corp | バッファ記憶装置 |
-
1995
- 1995-04-03 JP JP7077461A patent/JPH08272687A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112039A (ja) * | 1988-10-21 | 1990-04-24 | Nec Corp | バッファ記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006501568A (ja) * | 2002-09-30 | 2006-01-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャッシュを備えたデータ処理システムのオーバーヘッドを小さくするための方法及び装置 |
| JP2006520045A (ja) * | 2003-03-06 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プリフェッチ手段を備えるデータ処理システム |
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