JPH1055303A - メモリシステム - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G—PHYSICS
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
時間の短縮し、面積を縮小し、システム全体のスピード
の向上を図るメモリシステムの提供。 【解決手段】命令バスとデータバスを分離しCPUと主
記憶装置との間に並列に組み込まれるアドレス比較器を
持たない4つのライトバッファと、1つのリード/ライ
トバッファと、メモリアクセスの状態を制御する制御回
路を備え、データライトはライトバッファを介してから
メモリにデータをライトし、データリードはライトバッ
ファの内容をメモリにライトしてからリードし、命令フ
ェッチはライトバッファの内容をメモリにライトせずに
メモリからリードする。
Description
関し、特にライトバッファを具備したメモリシステムに
関する。
の従来のシステムの構成をブロック図にて示す。図4を
参照して、このシステムにおいては、CPU1から主記
憶装置80へライト要求が発生すると、すぐに、主記憶
装置80へのライトを開始する。また、連続してライト
要求が発生すると、前回のライトが終了するまでCPU
1は待たされることになる。さらに、CPU1から主記
憶装置80へ命令フェッチが発生すると、ライト動作が
終了してから、命令フェッチが開始される。
CPU1は主記憶装置80へのライトが終了するまで、
次のライト/命令フェッチが開始できずに、アクセス時
間の低速化する、という点である。
解消するために、ライトバッファを用いたときの構成を
示す従来例2(特開昭55−105881号公報参照)
の構成を示すブロック図である。なお、上記特開昭55
−105881号公報には、処理装置、バッファメモ
リ、主メモリ間のデータ転送及び制御に関するインテフ
ェースを同一とし、処理装置及び主メモリのハードウェ
アの変更することなくバッファメモリの付加削又は削除
を可能としたバッファメモリ方式が提案されている。
200はリードバッファ、11はライトバッファ100
の制御信号、22はリードバッファ200の制御信号、
72はCPU1からライトバッファへのライト要求を示
す信号、73はライトバッファがCPU1から書き込み
アドレス/データの受け取りが完了したことを示す信
号、74はCPU1からのリード要求(リードバッファ
への読み込みアドレスのライト要求)信号、75はライ
トバッファから主記憶装置80へのライト要求を示す信
号、76は主記憶装置80がライトバッファからの書き
込みアドレス/データの受け取りが完了したことを示す
信号、77は主記憶装置80へのリード要求信号、7は
制御回路をそれぞれ示している。
て説明する。CPU1から主記憶装置80へライト要求
が発生すると、制御回路7がライト要求信号72を受け
取り、書き込みアドレス/データをライトバッファ10
0のアドレスレジスタ114、データレジスタ115に
ライトし、同時に主記憶装置80へライトを開始する。
連続してライト要求が発生すると、ライトバッファ10
0が主記憶装置80へライトしているため、CPU1は
前回のライトの終了を待たずに、ライトアクセスを開始
する。連続する場合は、この動作を繰り返す。このた
め、ライト要求が連続する場合、CPU1が待たされる
ことなく、次のライトを実行できることによりシステム
全体の実行速度が向上する。
フェッチが発生すると、制御回路7がリード要求信号7
4を受け取り、読み込みアドレスをリードバッファ20
0のアドレスレジスタ124に格納し、ライトバッファ
100の書き込みアドレス/データの主記憶装置80へ
のライトが完了し、主記憶装置80から受け取り完了信
号76を制御回路7が受け問ったら、命令フェッチを開
始する。主記憶装置80から読み込みデータをリードバ
ッファのデータレジスタ125に格納し、CPU1にリ
ードする。主記憶装置80にライトが終了するまで命令
フェッチが開始できないため、CPU1が待たされるこ
とになる。
ェッチ要求が発生した場合、ライトバッファ100の内
容を主記憶装置80にライトするまで命令フェッチがで
きないため、CPU1は待たされるので、命令フェッチ
時間がより多くかかるという点である。
点を解消するもので、アドレス比較器を用いたときの構
成を示す従来例3(特開昭61−237145号公報参
照)の構成を示すブロック図である。上記特開昭61−
237145号公報には、ストアバッファ内に主メモリ
と同一アドレスに対する書込データが複数存在する場合
に、古いデータの書き込みを省くことにより、主メモリ
に対する、書き込みの起動を減らし、実質的にストアバ
ッファ内のデータの、主メモリに対する、書き込み速度
を向上したストアバッファの制御方式が提案されてい
る。
200はリードバッファ、11はライトバッファ10の
制御信号、22はリードバッファ200の制御信号、7
2はCPU1からライトバッファへのライト要求信号、
73はライトバッファ10がCPU1からの書き込みア
ドレス/データを受け取り完了信号、74はCPU1か
らのリード要求(リードバッファへの読み込みアドレス
のライト要求)信号、75はライトバッファ30から主
記憶装置80へのライト要求信号、76は主記憶装置8
0がライトバッファから書き込みアドレス/データの受
け取り完了信号、77は主記憶装置80へのリード要求
信号、7は制御回路である。
て説明する。CPU1から主記憶装置80へライト要求
が発生すると、ライトバッファ100が書き込みアドレ
ス/データを受け取り、アドレスレジスタ114、デー
タレジスタ115にライトし、同時に主記憶装置80へ
ライトを開始する。連続してライト要求が発生すると、
ライトバッファ100が主記憶装置80へライトしてい
るため、CPU1は前回のライトの終了を待たずに、ラ
イトアクセスを開始する。連続する場合は、この動作を
繰り返す。このため、ライト要求が連続する場合、CP
U1が待たされることなく、次のライトを実行できるこ
とによりシステム全体の実行速度が向上する。
フェッチが発生すると、制御回路7がリード要求信号を
受け取り、読み込みアドレスをリードバッファ200の
アドレスレジスタ124に格納する。ライトバッファ1
00のアドレスレジスタ114とリードバッファ200
のアドレスレジスタ124の内容と、比較器4でを比較
して、アドレスが一致した場合(「ヒット」という)
は、ヒットしたライトバッファ100のデータレジスタ
115の内容をリードバッファ200のデータレジスタ
125に格納し、CPU1にリードデータを書き込む。
このため、ヒットした場合には、ライトを終了するまで
命令フェッチは待たされず、システム全体の実行速度が
向上する。
(「ミス」という)は、ライトバッファの書き込みアド
レス/データを主記憶装置80にライトが完了し、主記
憶装置80から受け取り完了信号76を制御回路7が受
け取ったら、読み込み動作を開始する。主記憶装置80
から読み込みデータをリードバッファ200のデータレ
ジスタ125に格納し、CPU1に書き込む。主記憶装
置80にライトするまで命令フェッチが開始できないた
め、CPU1は待たされることになる。
示した従来のシステムにおいては、各ライトバッファに
対して、アドレス比較器4が必要とされるため、論理が
複雑になるという、問題点を有している。更に、アドレ
ス比較器4の分だけ、回路面積が大きくなると共に、動
作スピードが低下する。32ビットアドレス比較器は、
例えば図7に示すような回路構成とされ、論理段数を5
段通過するため、制御が複雑で、且つ回路規模が大きく
なり、スピード低下の原因となっている。
題点を要約すると、下記記載の通りである。
がより多くかかる、ということである。
イトアクセスを優先していたためである。
化しにくく、かつ回路規模が増大する、ということであ
る。
て、読み出し時にライトバッファにリードアドレスが格
納されているか判定するアドレス比較器を持ち、アドレ
スがヒットした場合はライトバッファのデータレジスタ
の内容をリードバッファのデータレジスタに格納すると
いう制御を行うように構成されている、ことによる。
なされたものであって、その目的は、命令フェッチ時間
を短縮すると共に、上記従来技術とは相違して、アドレ
ス比較器を用いず、制御論理の簡素化、面積の縮小、ス
ピード向上をする、メモリシステムを提供することにあ
る。
め、本発明のメモリシステムは、CPUの命令バスとデ
ータバスを分離し、データライト時にはライトバッファ
を介してからメモリにデータを書き込み、データリード
時には前記ライトバッファの内容を前記メモリに書き込
んでから前記メモリから読み出し、命令フェッチの際に
は前記ライトバッファの内容を前記メモリに書き込みせ
ずに、前記メモリから読み出す、ことを特徴とする。
との間に配設されるライトバッファを備え、前記CPU
からのリード(読出)要求に対してリード内容がデータ
リードではなく命令フェッチである場合には、前記ライ
トバッファから前記メモリへの書き込みに優先して前記
メモリからの命令フェッチを開始するように制御する手
段を備えたことを特徴とする。
は、CPUと主記憶装置の間に並列に組み込まれるアド
レス比較器を用いないライトバッファとリードバッファ
とメモリアクセスの状態を制御する制御回路を有してお
り、CPUから主記憶装置へ命令フェッチ要求が発生す
ると、制御回路がリード要求信号とリード内容を表す信
号を受け取り、読み込みアドレスをリードバッファのレ
ジスタに格納する。
ッチを表している場合(リード優先)、ライトバッファ
の状態に関係無く、命令フェッチを開始する。主記憶装
置から読み込みデータを、リードバッファのレジスタに
格納しCPUに書き込む。このため、リード優先の場
合、リードは待たされず、システム全体の実行速度が向
上させる。
を参照して以下に説明する。図1は、本発明の実施の形
態の構成をブロック図にて示したものである。図1を参
照すると、本発明の実施の形態は、アドレス比較器を用
いないライトバッファ100と、リードバッファ300
と、を、CPU1と主記憶装置80と、の間に並設し、
読み込み要求の状態を制御することにより、より有効な
メモリアクセスシステムを提供したものである。
ァ、300はリードバッファ、11、22はそれぞれラ
イトバッファ100、リードバッファ300に対する制
御信号、72はCPU1からライトバッファへの書き込
み要求を示す信号、73はライトバッファがCPU1か
らの書き込みアドレスとデータの受け取りを完了したこ
とを示す信号、74はCPU1からの読み込み要求(リ
ードバッファへの読み込みアドレスの書き込み要求)信
号、71はリード内容を表す信号、75はライトバッフ
ァから主記憶装置80への書き込み要求を示す信号、7
6は主記憶装置80がライトバッファからの書き込みア
ドレスとデータの受け取りを完了したことを示す信号、
77は主記憶装置80への読み込み要求信号、7は制御
回路をそれぞれ示している。
作を以下に説明する。
が発生すると、ライトバッファ100が書き込みアドレ
ス/データを受け取り、アドレスレジスタ14、データ
レジスタ15に書き込み、同時に主記憶装置80へ書き
込みを開始する。連続して書き込み要求が発生すると、
ライトバッファ100が主記憶装置80へライトしてい
るため、CPU1は前回の書き込みの終了を待たずに、
ライトアクセスを開始する。連続する場合には、この動
作を繰り返す。
CPU1が待ちされることなく、次の書き込みを実行で
きることにより、システム全体の実行速度が向上する。
フェッチ要求が発生すると、制御回路7が、読み込み要
求信号73とリード内容を表す信号71を受け取り、読
み込みアドレスをリードバッファ300のアドレスレジ
スタ24に格納する。
令フェッチを示している場合(リード優先)、ライトバ
ッファ100の状態に関係無く、読み込みを開始する。
ドバッファ300のデータレジスタ25に格納し、CP
U1に書き込む。
場合は読み込みは待たされることがなく、システム全体
の実行速度が向上する。
に例示する実施例を以下に図面を参照して説明する。
構成をブロック図にて示したものである。
CPU1の命令バスとデータバスを分離し、アドレス比
較器を用いない4つのライトバッファ10、20、3
0、40と、一つのリードバッファ50と、を、CPU
1と主記憶装置80との間に並設し、ライトバッファ1
0〜40のデータレジスタの出力は第1のセレクタ61
を介して選択され、ライトバッファ10〜40のアドレ
スレジスタ、及びリードバッファ50のアドレスレジス
タの出力は第2のセレクタ63を介して選択され、主記
憶装置80に供給される。本実施例においては、リード
要求74の状態を制御することにより、より有効なメモ
リアクセスシステムを提供している。
51はそれぞれライトバッファ10、20、30、4
0、リードバッファ50への制御信号、101、102
は命令バス、201、202はデータバス、72はCP
U1からライトバッファへの書き込み要求を示す信号、
73はライトバッファがCPU1からの書き込みアドレ
スとデータの受け取りを完了したことを示す信号、74
はCPU1からの読み込み要求(リードバッファへの読
み込みアドレスの書き込み要求)信号、71はリード内
容を表す信号、75はライトバッファから主記憶装置8
0への書き込み要求を示す信号、76は主記憶装置80
がライトバッファからの書き込みアドレスとデータの受
け取りを完了したことを示す信号、77は主記憶装置8
0への読み込み要求信号、7は制御回路をそれぞれ示し
ている。
以下に説明する。
求が発生すると、ライトバッファ10が書き込みアドレ
ス/データを受け取り、アドレスレジスタ14、データ
レジスタ15に書き込み、同時に主記憶装置80へ書き
込みを開始する。連続して書き込み要求が発生すると、
ライトバッファを並列に持っているため、CPU1は前
回の書き込みの終了を待たずに、書き込みアドレス/デ
ータをライトバッファ20のレジスタ24、25に書き
込む。連続する場合はこの動作を繰り返す。ゆえに書き
込み要求が連続する場合、CPU1が待たされることな
く、次の書き込みを実行できることによりシステム全体
の実行速度が向上する。
ド要求が発生すると制御回路7が読み込み要求信号74
とリード内容を表す信号71を受け取り、読み込みアド
レスをリードバッファ50のレジスタ54に格納する。
ータリードを表している場合(ライト優先)には、全て
のライトバッファの内容を主記憶装置80に書き込みし
た後、読み込みを開始する。このとき、主記憶装置80
から読み込みデータをリードバッファ50のレジスタ5
5に格納し、CPU1に書き込む。この場合、主記憶装
置80にライトバッファから書き込むまで、読み込みが
できないため、CPU1は待たされることになる。
が、命令フェッチを表している場合(リード優先)、ラ
イトバッファの状態に関係無く、読み込みを開始する。
すなわち、主記憶装置80から読み込みデータをリード
バッファ50のレジスタ55に格納し、CPU1に書き
込む。
待たされないため、システム全体の実行速度が向上す
る。
て、図3に示すように、CPU1の命令バスとデータバ
スを分離し、アドレス比較器を用いない4つのライトバ
ッファ10〜40と、一つのリードバッファ50と、命
令フェッチバッファ60と、を、CPU1と主記憶装置
80との間に並設し、リードバッファと命令フェッチバ
ッファを分離することにより、上記実施例1よりも、命
令フェッチバッファ60の分だけ面積が大きくなるが、
制御が簡単になる。
記記載の効果を奏する。
従来方式に比べ短縮し、システム性能を向上させるとい
うことである。
よりもライトアクセスを優先していたため、命令フェッ
チ時間がより多く要していたが、本発明においては、ラ
イトアクセスよりも命令フェッチを優先するような構成
とし、これにより、命令フェッチ時間を従来方式に比べ
短縮している。
制御論理が簡素化し、高速化する、ということである。
アクセス向上のために、アドレス比較器を持たせている
が、アドレス比較器は制御が複雑で回路規模が大きくな
り、スピード低下の原因とされていた。これに対し、本
発明においては、アドレス比較器を備えず、従来方式に
比べ制御論理の簡素化し、回路規模の縮小し、高速化を
達成している。
ある。
る。
ある。
すブロック図である。
ブロック図である。
従来方式の構成を示すブロック図である。
図である。
アドレスレジスタ制御信号 14、24、34、44、54、64、114、124
アドレスレジスタ 15、25、35、45、55、65、115、125
データレジスタ 22 ライトバッファ内のデータ/アドレスレジスタ制
御信号 51 リードバッファ内のデータ/アドレスレジスタ制
御信号 50、200、300 リードバッファ 61 命令フェッチバッファ内のデータ/アドレスレジ
スタ制御信号 71 CPUからのリード内容を示す信号 72 CPUからのライトバッファへのライト要求信号 73 CPUからの受け取り完了を示す信号 74 CPUからのリードバッファへのリード要求信号 75 主記憶装置へのライト要求信号 76 ライトバッファからの受け取り完了を示す信号 77 主記憶装置へのリード要求信号 80 主記憶装置 101 命令アドレスバス 102 命令データバス 201 データアドレスバス 202 データデータバス
Claims (3)
- 【請求項1】CPUの命令バスとデータバスを分離し、 データライト時にはライトバッファを介してからメモリ
にデータを書き込み、 データリード時には前記ライトバッファの内容を前記メ
モリに書き込んでから前記メモリから読み出し、命令フ
ェッチの際には前記ライトバッファの内容を前記メモリ
に書き込みせずに、前記メモリから読み出す、ことを特
徴とするメモリシステム。 - 【請求項2】CPUとメモリとの間に配設されるライト
バッファを備え、 前記CPUからのリード(読出)要求に対してリード内
容がデータリードではなく命令フェッチである場合に
は、前記ライトバッファから前記メモリへの書き込みに
優先して前記メモリからの命令フェッチを開始するよう
に制御する手段を備えたことを特徴とするメモリシステ
ム。 - 【請求項3】前記CPUと前記メモリとの間に、少なく
とも一の前記ライトバッファと、前記メモリからの読み
出しデータが格納されるリードバッファの他に、前記メ
モリからの命令をフェッチする際に用いられるバッファ
である命令フェッチバッファを備えた、ことを特徴とす
る請求項2記載のメモリシステム。
Priority Applications (2)
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---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
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Family Applications (1)
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JP (1) | JP3039391B2 (ja) |
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1996
- 1996-08-09 JP JP8227759A patent/JP3039391B2/ja not_active Expired - Fee Related
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1997
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Legal Events
Date | Code | Title | Description |
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