JP2000347931A - キャッシュメモリおよびキャッシュメモリ制御方法 - Google Patents
キャッシュメモリおよびキャッシュメモリ制御方法Info
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Abstract
(57)【要約】
【課題】 キャッシュメモリを有する情報処理システム
において、割り込み発生時の割り込みハンドラへのフェ
ッチアクセスにおいて、キャッシュミスペナルティーを
事実上低減させる。 【解決手段】 キャッシュメモリに任意にアドレスを保
持するアドレス保持部を設け、また、前記アドレス保持
部に保持している任意のアドレス値とキャッシュメモリ
内のタグメモリデータとを比較することを可能とする。
割り込み発生時は、ＣＰＵからのキャッシュアクセス要
求とは別に先行してアドレス保持部に保持しているアド
レス値によりキャッシュヒットミス判定を行なう。アド
レス保持部に割り込みハンドラのアドレスを設定してお
くことにより、ＣＰＵが割り込みハンドラへのアクセス
を行なうよりも前に割り込みハンドラのアドレスがキャ
ッシュヒットするかミスするかを先行して判断可能とす
る。
において、割り込み発生時の割り込みハンドラへのフェ
ッチアクセスにおいて、キャッシュミスペナルティーを
事実上低減させる。 【解決手段】 キャッシュメモリに任意にアドレスを保
持するアドレス保持部を設け、また、前記アドレス保持
部に保持している任意のアドレス値とキャッシュメモリ
内のタグメモリデータとを比較することを可能とする。
割り込み発生時は、ＣＰＵからのキャッシュアクセス要
求とは別に先行してアドレス保持部に保持しているアド
レス値によりキャッシュヒットミス判定を行なう。アド
レス保持部に割り込みハンドラのアドレスを設定してお
くことにより、ＣＰＵが割り込みハンドラへのアクセス
を行なうよりも前に割り込みハンドラのアドレスがキャ
ッシュヒットするかミスするかを先行して判断可能とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理システム
に用いるキャッシュメモリとキャッシュメモリの制御方
法に関するものである。
に用いるキャッシュメモリとキャッシュメモリの制御方
法に関するものである。
【０００２】
【従来の技術】中央処理装置(以下ＣＰＵ)と、キャッシ
ュメモリを有するシステムにおいて、ＣＰＵへの割り込
みが発生すると、ＣＰＵは現在行なっている処理を中
断、あるいは完了した後に、現在ＣＰＵが行なっていた
命令フェッチアクセスを中断あるいは、完了し、割り込
み処理ルーチンへの分岐を行ない割り込み処理へと移行
する。割り込みを受理し、割り込みハンドラへの分岐の
前には、ＣＰＵが行なっていた命令フェッチアクセスの
中断、あるいは完了処理、その後アドレス生成、命令フ
ェッチアクセス要求準備、の処理を行なう。前記の処理
の後に、割り込みハンドラへの命令フェッチアクセス要
求を出し、キャッシュメモリアクセスが許可されている
場合、ＣＰＵからのアドレスによりキャッシュメモリア
クセスが行なわれる。このキャッシュメモリアクセスに
おいて、キャッシュミスである場合は、主記憶領域から
のデータ転送を行なわなくてはならない。
ュメモリを有するシステムにおいて、ＣＰＵへの割り込
みが発生すると、ＣＰＵは現在行なっている処理を中
断、あるいは完了した後に、現在ＣＰＵが行なっていた
命令フェッチアクセスを中断あるいは、完了し、割り込
み処理ルーチンへの分岐を行ない割り込み処理へと移行
する。割り込みを受理し、割り込みハンドラへの分岐の
前には、ＣＰＵが行なっていた命令フェッチアクセスの
中断、あるいは完了処理、その後アドレス生成、命令フ
ェッチアクセス要求準備、の処理を行なう。前記の処理
の後に、割り込みハンドラへの命令フェッチアクセス要
求を出し、キャッシュメモリアクセスが許可されている
場合、ＣＰＵからのアドレスによりキャッシュメモリア
クセスが行なわれる。このキャッシュメモリアクセスに
おいて、キャッシュミスである場合は、主記憶領域から
のデータ転送を行なわなくてはならない。
【０００３】前述のように割り込み要求が発生した場
合、ＣＰＵは割り込み処理ルーチンへの分岐処理に入る
が、その処理には通常数サイクル必要とされる。一般
に、ＣＰＵは割り込みが発生すると、割り込み応答性能
を向上させる為、割り込み要求発生時点で行なっている
命令フェッチアクセスを中断する。中断せず完了するＣ
ＰＵであっても、フェッチしてきた命令データはＣＰＵ
では実行されない。
合、ＣＰＵは割り込み処理ルーチンへの分岐処理に入る
が、その処理には通常数サイクル必要とされる。一般
に、ＣＰＵは割り込みが発生すると、割り込み応答性能
を向上させる為、割り込み要求発生時点で行なっている
命令フェッチアクセスを中断する。中断せず完了するＣ
ＰＵであっても、フェッチしてきた命令データはＣＰＵ
では実行されない。
【０００４】キャッシュメモリを有するシステムにおい
て、割り込みが発生した後、割り込み処理ハンドラへの
分岐処理、分岐先の命令フェッチへとＣＰＵの制御が移
行している間、キャッシュメモリは静止状態、あるい
は、後に必要とされない命令データのためのキャッシュ
メモリアクセスを行なっていることになる。
て、割り込みが発生した後、割り込み処理ハンドラへの
分岐処理、分岐先の命令フェッチへとＣＰＵの制御が移
行している間、キャッシュメモリは静止状態、あるい
は、後に必要とされない命令データのためのキャッシュ
メモリアクセスを行なっていることになる。
【０００５】図１には従来の命令キャッシュとＣＰＵで
構成されるシステムにおいて、割り込みが発生した時の
動作を示すタイミングチャートである。図１には命令Ａ
(３０)、命令Ｂ(３１)がパイプライン処理され、命令Ａ
(３０)がＥＸステージ(実行ステージ)で伸長している場
合を示す。命令Ａ（３０）は実行中に割り込み要求があ
ってもＥＸステージでの実行が完了するまで割り込みを
受け付けない命令とする。また、ＩＦステージには次命
令の命令Ｂ（３１）が存在しているので、命令Ｂ（３
１）の命令フェッチが行なわれている。命令Ａ(３０)が
ＥＸステージ上に存在するサイクル３３において割り込
み要求信号２４が入った場合、命令Ａ(３０)は実行中に
割り込み禁止とする命令であるので、ＣＰＵが割り込み
を受理する最初のクロックエッジは３４である。割り込
み処理を開始するのは命令Ａ(３０)がＥＸステージを抜
けたサイクル３５からとなる。サイクル３５からＣＰＵ
は割り込み処理開始、現命令の中断処理、次のサイクル
３６で割り込み処理ハンドラへの分岐アドレス演算を行
ない、サイクル３７で分岐処理ハンドラの先頭アドレス
への命令フェッチ要求が開始されることになる。ＣＰＵ
は現在までに出力していた命令フェッチ要求のキャンセ
ルを要求するキャンセル信号４１と、割り込み処理ハン
ドラへの先頭アドレスの命令フェッチ要求信号４０を出
力する。また命令フェッチアドレスがキャッシュヒット
するか否かを調べる為、比較器制御信号４２を出力す
る。従来のこの制御方法の場合、キャッシュメモリへの
アクセスは３７のサイクルとなり、キャッシュヒットか
否かはサイクル３７以降にならないと判明しない。キャ
ッシュミスの場合、サイクル３８から主記憶領域からの
データ転送(リフィル)制御が開始されることになる。割
り込み要求があったサイクル３３から実際に割り込みハ
ンドラの先頭番地への命令フェッチによりキャッシュア
クセスが行なわれるサイクル３７の間はキャッシュメモ
リは静止状態か、あるいは不要な命令フェッチアクセス
を行なうことになり、図中の３９のサイクル中は不要な
命令フェッチアクセスを行なっているサイクルとなる。
ここで不要な命令フェッチアクセスとするのは、たとえ
図中３９のサイクル間に命令フェッチを行なっても、３
７のサイクルで今までの命令フェッチアクセスをキャン
セル、無効化するためである。
構成されるシステムにおいて、割り込みが発生した時の
動作を示すタイミングチャートである。図１には命令Ａ
(３０)、命令Ｂ(３１)がパイプライン処理され、命令Ａ
(３０)がＥＸステージ(実行ステージ)で伸長している場
合を示す。命令Ａ（３０）は実行中に割り込み要求があ
ってもＥＸステージでの実行が完了するまで割り込みを
受け付けない命令とする。また、ＩＦステージには次命
令の命令Ｂ（３１）が存在しているので、命令Ｂ（３
１）の命令フェッチが行なわれている。命令Ａ(３０)が
ＥＸステージ上に存在するサイクル３３において割り込
み要求信号２４が入った場合、命令Ａ(３０)は実行中に
割り込み禁止とする命令であるので、ＣＰＵが割り込み
を受理する最初のクロックエッジは３４である。割り込
み処理を開始するのは命令Ａ(３０)がＥＸステージを抜
けたサイクル３５からとなる。サイクル３５からＣＰＵ
は割り込み処理開始、現命令の中断処理、次のサイクル
３６で割り込み処理ハンドラへの分岐アドレス演算を行
ない、サイクル３７で分岐処理ハンドラの先頭アドレス
への命令フェッチ要求が開始されることになる。ＣＰＵ
は現在までに出力していた命令フェッチ要求のキャンセ
ルを要求するキャンセル信号４１と、割り込み処理ハン
ドラへの先頭アドレスの命令フェッチ要求信号４０を出
力する。また命令フェッチアドレスがキャッシュヒット
するか否かを調べる為、比較器制御信号４２を出力す
る。従来のこの制御方法の場合、キャッシュメモリへの
アクセスは３７のサイクルとなり、キャッシュヒットか
否かはサイクル３７以降にならないと判明しない。キャ
ッシュミスの場合、サイクル３８から主記憶領域からの
データ転送(リフィル)制御が開始されることになる。割
り込み要求があったサイクル３３から実際に割り込みハ
ンドラの先頭番地への命令フェッチによりキャッシュア
クセスが行なわれるサイクル３７の間はキャッシュメモ
リは静止状態か、あるいは不要な命令フェッチアクセス
を行なうことになり、図中の３９のサイクル中は不要な
命令フェッチアクセスを行なっているサイクルとなる。
ここで不要な命令フェッチアクセスとするのは、たとえ
図中３９のサイクル間に命令フェッチを行なっても、３
７のサイクルで今までの命令フェッチアクセスをキャン
セル、無効化するためである。
【０００６】
【発明が解決しようとする課題】本発明は、ＣＰＵとキ
ャッシュメモリを有するシステムにおいて、割り込み発
生時の分岐先の命令フェッチアクセスにおいて、キャッ
シュミスによるペナルティーを低減する為に、キャッシ
ュメモリアクセスの制御方法を最適化する制御手法、お
よびキャッシュメモリを提供することを目的とする。
ャッシュメモリを有するシステムにおいて、割り込み発
生時の分岐先の命令フェッチアクセスにおいて、キャッ
シュミスによるペナルティーを低減する為に、キャッシ
ュメモリアクセスの制御方法を最適化する制御手法、お
よびキャッシュメモリを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明のキャッシュメモリは、タグデータを保持す
るタグメモリとは別に、任意のアドレスを保持すること
が可能なアドレス保持部を有し、制御信号によって前記
アドレス保持部に保持しているアドレスの値を用いて前
記キャッシュメモリ内のタグアドレスデータとの比較を
行なうキャッシュメモリである。
め、本発明のキャッシュメモリは、タグデータを保持す
るタグメモリとは別に、任意のアドレスを保持すること
が可能なアドレス保持部を有し、制御信号によって前記
アドレス保持部に保持しているアドレスの値を用いて前
記キャッシュメモリ内のタグアドレスデータとの比較を
行なうキャッシュメモリである。
【０００８】また、本発明のキャッシュメモリを用いた
キャッシュメモリシステムの制御方法は、中央処理装置
と、前記中央処理装置がアクセスを行なう主記憶領域
と、前述のキャッシュメモリと、キャッシュメモリ制御
回路を有するシステムにおいて、前記中央処理装置への
割り込み要求信号は前記キャッシュメモリへ接続され、
割り込みが発生した場合、直ちに前記アドレス保持部内
のアドレスデータと、前記キャッシュメモリ内のタグア
ドレスデータとの比較が行なわれ、前記比較結果により
前記キャッシュメモリ制御部は前記主記憶領域からの前
記キャッシュメモリ内へのデータ転送を制御するキャッ
シュメモリ手法である。
キャッシュメモリシステムの制御方法は、中央処理装置
と、前記中央処理装置がアクセスを行なう主記憶領域
と、前述のキャッシュメモリと、キャッシュメモリ制御
回路を有するシステムにおいて、前記中央処理装置への
割り込み要求信号は前記キャッシュメモリへ接続され、
割り込みが発生した場合、直ちに前記アドレス保持部内
のアドレスデータと、前記キャッシュメモリ内のタグア
ドレスデータとの比較が行なわれ、前記比較結果により
前記キャッシュメモリ制御部は前記主記憶領域からの前
記キャッシュメモリ内へのデータ転送を制御するキャッ
シュメモリ手法である。
【０００９】また、上記課題を解決するもう一つの手段
として、本発明の制御手法は、ＣＰＵと、前記ＣＰＵが
アクセスを行なう主記憶領域と、キャッシュメモリと前
記キャッシュメモリを制御する制御回路を有するキャッ
シュメモリシステムにおいて、前記キャッシュメモリ制
御部には任意のアドレスを保持するアドレス保持部を有
し、さらに前記中央処理装置への割り込み要求信号が接
続され、前記割り込み要求信号の入力値により、前記中
央処理装置からの命令フェッチアクセス要求によるキャ
ッシュメモリアクセス要求よりも優先して、前記キャッ
シュメモリ内部の前記アドレス保持部に有するアドレス
を前記キャッシュメモリに出力し、前記キャッシュメモ
リ内部のタグアドレスデータとの比較を行なうキャッシ
ュメモリ制御手法である。
として、本発明の制御手法は、ＣＰＵと、前記ＣＰＵが
アクセスを行なう主記憶領域と、キャッシュメモリと前
記キャッシュメモリを制御する制御回路を有するキャッ
シュメモリシステムにおいて、前記キャッシュメモリ制
御部には任意のアドレスを保持するアドレス保持部を有
し、さらに前記中央処理装置への割り込み要求信号が接
続され、前記割り込み要求信号の入力値により、前記中
央処理装置からの命令フェッチアクセス要求によるキャ
ッシュメモリアクセス要求よりも優先して、前記キャッ
シュメモリ内部の前記アドレス保持部に有するアドレス
を前記キャッシュメモリに出力し、前記キャッシュメモ
リ内部のタグアドレスデータとの比較を行なうキャッシ
ュメモリ制御手法である。
【００１０】これにより、ＣＰＵが割り込み要求信号を
受け、割り込み処理ルーチンへの移行の為の処理を行な
っている間に、キャッシュメモリアクセスを行なう事が
可能となり、割り込みハンドラへの分岐においてキャッ
シュアクセスを行なう場合に、キャッシュメモリアクセ
スを最適化することが可能となる。
受け、割り込み処理ルーチンへの移行の為の処理を行な
っている間に、キャッシュメモリアクセスを行なう事が
可能となり、割り込みハンドラへの分岐においてキャッ
シュアクセスを行なう場合に、キャッシュメモリアクセ
スを最適化することが可能となる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１２】図２は第一の実施形態において使用するキ
ャッシュメモリのメモリ構成図である。図中、１はキャ
ッシュメモリ、２はタグデータを格納するタグメモリ、
３は主記憶領域のブロックデータを保持するデータメモ
リである。キャッシュメモリ１は通常の動作時はＣＰＵ
からのアクセスアドレス６の値により動作する。キャッ
シュメモリ１内部の比較器４の比較器制御信号１２が入
力されると、アドレス入力６の値のうちのエントリーア
ドレス７によって指定されたエントリのタグデータのタ
グデータ出力１８と、アドレス入力のタグアドレス９が
比較器４に入力され一致判定を行なう。一致した場合は
「キャッシュヒット」となり、ヒット信号１６が出力さ
れる。同時にデータメモリからは、エントリアドレス７
で指定されるデータラインのデータのうち、オフセット
アドレス８に相当するデータがデータ出力１０として出
力される。図中のキャッシュメモリは前述の動作の他
に、キャッシュメモリ１内のアドレス保持部５に保持し
ているアドレス値との比較を行なう機能も有する。保持
アドレス比較制御信号１３が入力されると、比較器４は
アドレス保持部５に保持しているアドレスのタグフィー
ルド１４と、タグメモリ内部のタグデータとを比較す
る。この際、比較器はアドレス保持部のアドレスデータ
のエントリフィールド１１に示されるタグメモリをアク
セスするようにエントリアドレスセレクタ１９のセレク
ト信号１７をアドレス保持部側に切り替えられ、そのエ
ントリのタグデータ出力１８と、アドレス保持部５のア
ドレスのタグフィールド１４とが比較器４によって比較
され、比較結果がヒット信号１６として出力される。
ャッシュメモリのメモリ構成図である。図中、１はキャ
ッシュメモリ、２はタグデータを格納するタグメモリ、
３は主記憶領域のブロックデータを保持するデータメモ
リである。キャッシュメモリ１は通常の動作時はＣＰＵ
からのアクセスアドレス６の値により動作する。キャッ
シュメモリ１内部の比較器４の比較器制御信号１２が入
力されると、アドレス入力６の値のうちのエントリーア
ドレス７によって指定されたエントリのタグデータのタ
グデータ出力１８と、アドレス入力のタグアドレス９が
比較器４に入力され一致判定を行なう。一致した場合は
「キャッシュヒット」となり、ヒット信号１６が出力さ
れる。同時にデータメモリからは、エントリアドレス７
で指定されるデータラインのデータのうち、オフセット
アドレス８に相当するデータがデータ出力１０として出
力される。図中のキャッシュメモリは前述の動作の他
に、キャッシュメモリ１内のアドレス保持部５に保持し
ているアドレス値との比較を行なう機能も有する。保持
アドレス比較制御信号１３が入力されると、比較器４は
アドレス保持部５に保持しているアドレスのタグフィー
ルド１４と、タグメモリ内部のタグデータとを比較す
る。この際、比較器はアドレス保持部のアドレスデータ
のエントリフィールド１１に示されるタグメモリをアク
セスするようにエントリアドレスセレクタ１９のセレク
ト信号１７をアドレス保持部側に切り替えられ、そのエ
ントリのタグデータ出力１８と、アドレス保持部５のア
ドレスのタグフィールド１４とが比較器４によって比較
され、比較結果がヒット信号１６として出力される。
【００１３】図３に第一の実施形態におけるシステムの
構成図を示す。図中のキャッシュメモリは図２で示した
キャッシュメモリを用いた命令キャッシュを示す。図３
は命令アクセスとデータアクセスにおいてそれぞれ別々
の専用メモリをアクセスするようなハーバードアーキテ
クチャのＣＰＵで構成されるシステムにおいて、命令ア
クセス関連の構成のみを示している。ＣＰＵ２０が命令
フェッチを行なう場合、命令フェッチ要求２３がキャッ
シュメモリ制御部２１に出力され、キャッシュメモリ制
御部２１は命令キャッシュメモリ１へ比較器制御信号１
２を出力しキャッシュアクセスを行なう。一方ＣＰＵ２
０からのアクセスアドレス６は、主記憶領域２２とキャ
ッシュメモリ１へ送られる。キャッシュメモリ１は比較
器制御信号１２がアサートされるとアクセスアドレス６
のうち、エントリーアドレスフィールドで指定されたエ
ントリアドレス７を用いて、タグメモリをアクセスす
る。アクセス後タグデータ出力１８と、アクセスアドレ
ス６のタグアドレスフィールド９とが、比較器４により
用いて比較され、比較結果をヒット信号１６としてキャ
ッシュメモリ制御部２１へ出力する。キャッシュメモリ
制御部２１はヒット信号出力１６の値により、キャッシ
ュミスであれば主記憶領域２２からキャッシュメモリ１
へのデータ転送を行なう。ここで、システムに割り込み
が発生した場合の動作を説明する。キャッシュメモリ１
内のアドレス保持部５にはチップ内のＩＯデータ１５に
より書き込み可能であり、プログラム開始時に初期設定
として割り込み処理ハンドラの先頭番地をセットしてお
く。システムに割り込みが発生すると割り込み要求信号
２４がＣＰＵ２０へ送られ、割り込みハンドラへの移行
の為の処理を開始する。割り込み要求信号２４は同時に
キャッシュメモリ制御部２１にも送られ、キャッシュメ
モリ制御部２１は保持アドレス比較制御信号１３をキャ
ッシュメモリ１に送出する。保持アドレス比較制御信号
１３が入力されると比較器４はタグメモリのエントリア
ドレスセレクタ１９がアドレス保持部からの保持アドレ
スエントリーフィールド１１側に切り替えるようセレク
ト信号１７を出力する。キャッシュメモリ１はアドレス
保持部５に保持しているアドレス値のエントリーフィー
ルドにより指定されるタグメモリ２内のタグデータと、
アドレス保持部５に保持しているアドレス値のタグアド
レスデータ１４とを比較器４で比較し、ヒット信号１６
をキャッシュメモリ制御部２１に出力する。キャッシュ
ミスの場合、主記憶領域２２からのデータ転送を開始す
る。
構成図を示す。図中のキャッシュメモリは図２で示した
キャッシュメモリを用いた命令キャッシュを示す。図３
は命令アクセスとデータアクセスにおいてそれぞれ別々
の専用メモリをアクセスするようなハーバードアーキテ
クチャのＣＰＵで構成されるシステムにおいて、命令ア
クセス関連の構成のみを示している。ＣＰＵ２０が命令
フェッチを行なう場合、命令フェッチ要求２３がキャッ
シュメモリ制御部２１に出力され、キャッシュメモリ制
御部２１は命令キャッシュメモリ１へ比較器制御信号１
２を出力しキャッシュアクセスを行なう。一方ＣＰＵ２
０からのアクセスアドレス６は、主記憶領域２２とキャ
ッシュメモリ１へ送られる。キャッシュメモリ１は比較
器制御信号１２がアサートされるとアクセスアドレス６
のうち、エントリーアドレスフィールドで指定されたエ
ントリアドレス７を用いて、タグメモリをアクセスす
る。アクセス後タグデータ出力１８と、アクセスアドレ
ス６のタグアドレスフィールド９とが、比較器４により
用いて比較され、比較結果をヒット信号１６としてキャ
ッシュメモリ制御部２１へ出力する。キャッシュメモリ
制御部２１はヒット信号出力１６の値により、キャッシ
ュミスであれば主記憶領域２２からキャッシュメモリ１
へのデータ転送を行なう。ここで、システムに割り込み
が発生した場合の動作を説明する。キャッシュメモリ１
内のアドレス保持部５にはチップ内のＩＯデータ１５に
より書き込み可能であり、プログラム開始時に初期設定
として割り込み処理ハンドラの先頭番地をセットしてお
く。システムに割り込みが発生すると割り込み要求信号
２４がＣＰＵ２０へ送られ、割り込みハンドラへの移行
の為の処理を開始する。割り込み要求信号２４は同時に
キャッシュメモリ制御部２１にも送られ、キャッシュメ
モリ制御部２１は保持アドレス比較制御信号１３をキャ
ッシュメモリ１に送出する。保持アドレス比較制御信号
１３が入力されると比較器４はタグメモリのエントリア
ドレスセレクタ１９がアドレス保持部からの保持アドレ
スエントリーフィールド１１側に切り替えるようセレク
ト信号１７を出力する。キャッシュメモリ１はアドレス
保持部５に保持しているアドレス値のエントリーフィー
ルドにより指定されるタグメモリ２内のタグデータと、
アドレス保持部５に保持しているアドレス値のタグアド
レスデータ１４とを比較器４で比較し、ヒット信号１６
をキャッシュメモリ制御部２１に出力する。キャッシュ
ミスの場合、主記憶領域２２からのデータ転送を開始す
る。
【００１４】図４には本発明のキャッシュメモリおよび
キャッシュメモリ制御手法を用いた場合の効果を示すタ
イミングチャートである。命令Ａ(３０)がＥＸステージ
に存在する場合に割り込み要求信号２４が入力された場
合、図１の説明において記述したように命令Ａ（３０）
は実行完了まで割り込みを受け付けないため、実際に割
り込み処理ハンドラの先頭番地への命令フェッチが行な
われるのはサイクル３７である。一方第一の実施形態に
おいては、割り込み要求信号２４はキャッシュメモリ制
御部にも送られ、キャッシュメモリ制御部は保持アドレ
ス比較制御信号１３を命令キャッシュメモリに送出す
る。キャッシュメモリ内のアドレス保持部にはあらかじ
め割り込みハンドラの先頭番地のアドレスをセットして
おく。今キャッシュメモリ制御部から保持アドレス比較
制御信号１３が入力されると、キャッシュメモリはアド
レス保持部のアドレス値を用いてキャッシュメモリ内部
にアドレス保持部に保持しているアドレスがキャッシュ
タグ内部に存在するかどうかを調べる。つまり、割り込
み要求信号２４の入力後、キャッシュメモリアクセスを
行ない、アドレス保持部に保持しているハンドラの先頭
アドレスがキャッシュヒットするかミスするかを判定す
る事が可能となる。ヒットであればその状態のまま、ミ
スであれば主記憶領域からのデータ転送が開始可能であ
り、サイクル３７で命令フェッチ要求が発生したサイク
ルでキャッシュアクセスを行なった場合、既にキャッシ
ュ内部にハンドラの先頭番地のアドレスデータをキャッ
シュメモリ内部に転送完了可能である。
キャッシュメモリ制御手法を用いた場合の効果を示すタ
イミングチャートである。命令Ａ(３０)がＥＸステージ
に存在する場合に割り込み要求信号２４が入力された場
合、図１の説明において記述したように命令Ａ（３０）
は実行完了まで割り込みを受け付けないため、実際に割
り込み処理ハンドラの先頭番地への命令フェッチが行な
われるのはサイクル３７である。一方第一の実施形態に
おいては、割り込み要求信号２４はキャッシュメモリ制
御部にも送られ、キャッシュメモリ制御部は保持アドレ
ス比較制御信号１３を命令キャッシュメモリに送出す
る。キャッシュメモリ内のアドレス保持部にはあらかじ
め割り込みハンドラの先頭番地のアドレスをセットして
おく。今キャッシュメモリ制御部から保持アドレス比較
制御信号１３が入力されると、キャッシュメモリはアド
レス保持部のアドレス値を用いてキャッシュメモリ内部
にアドレス保持部に保持しているアドレスがキャッシュ
タグ内部に存在するかどうかを調べる。つまり、割り込
み要求信号２４の入力後、キャッシュメモリアクセスを
行ない、アドレス保持部に保持しているハンドラの先頭
アドレスがキャッシュヒットするかミスするかを判定す
る事が可能となる。ヒットであればその状態のまま、ミ
スであれば主記憶領域からのデータ転送が開始可能であ
り、サイクル３７で命令フェッチ要求が発生したサイク
ルでキャッシュアクセスを行なった場合、既にキャッシ
ュ内部にハンドラの先頭番地のアドレスデータをキャッ
シュメモリ内部に転送完了可能である。
【００１５】図５には本実施形態における効果を簡単に
図示している。命令Ａ（３０）がＥＸステージにある場
合に割り込み要求信号２４が図示するタイミングで入っ
た場合、キャッシュ制御部は保持アドレス比較制御信号
１３を出力する。保持アドレス比較制御信号１３を受
け、キャッシュアクセスサイクル１(５０)のサイクルで
キャッシュタグデータと、保持アドレス値との比較が行
なわれる。いまこの比較結果がミスである場合を図には
示す。サイクル５０の後、主記憶領域からキャッシュメ
モリ内部にデータ転送が行なわれる。図中には４ワード
のデータが転送される場合を示している。割り込み要求
信号２４は命令Ａ（３０）が実行完了してから受理さ
れ、割り込み処理を開始する。その処理内容については
図１、４の説明において説明済みである。割り込み受理
後、割り込み先頭アドレスへの命令フェッチが発生した
際、既にサイクル５０後にキャッシュリフィルを開始
し、キャッシュ内部にデータが転送開始済みであるた
め、サイクル５２ではキャッシュヒットとなる。図５に
はすでにキャッシュリフィル５１が完了している場合を
示している。従来では、キャッシュアクセスサイクル２
（５２）で、はじめて割り込みハンドラの先頭アドレス
でのキャッシュアクセスが行なわれる為に、サイクル５
２においてはキャッシュミスとなるのを、本発明を用い
れば、キャッシュヒットとすることが可能である。
図示している。命令Ａ（３０）がＥＸステージにある場
合に割り込み要求信号２４が図示するタイミングで入っ
た場合、キャッシュ制御部は保持アドレス比較制御信号
１３を出力する。保持アドレス比較制御信号１３を受
け、キャッシュアクセスサイクル１(５０)のサイクルで
キャッシュタグデータと、保持アドレス値との比較が行
なわれる。いまこの比較結果がミスである場合を図には
示す。サイクル５０の後、主記憶領域からキャッシュメ
モリ内部にデータ転送が行なわれる。図中には４ワード
のデータが転送される場合を示している。割り込み要求
信号２４は命令Ａ（３０）が実行完了してから受理さ
れ、割り込み処理を開始する。その処理内容については
図１、４の説明において説明済みである。割り込み受理
後、割り込み先頭アドレスへの命令フェッチが発生した
際、既にサイクル５０後にキャッシュリフィルを開始
し、キャッシュ内部にデータが転送開始済みであるた
め、サイクル５２ではキャッシュヒットとなる。図５に
はすでにキャッシュリフィル５１が完了している場合を
示している。従来では、キャッシュアクセスサイクル２
（５２）で、はじめて割り込みハンドラの先頭アドレス
でのキャッシュアクセスが行なわれる為に、サイクル５
２においてはキャッシュミスとなるのを、本発明を用い
れば、キャッシュヒットとすることが可能である。
【００１６】アドレス保持部には任意のアドレスが設定
可能である為、たとえば、割り込み発生時は、一旦アン
キャッシャブル空間に分岐し、その後キャッシャブル空
間に分岐するようなハンドラ処理を作成した場合は、分
岐先のキャッシャブル空間のアドレスを設定しておけ
ば、一旦アンキャッシャブル空間への命令フェッチを行
なっている裏で分岐先のキャッシャブル空間のプログラ
ムをキャッシュ内部にロードすることも可能である。
可能である為、たとえば、割り込み発生時は、一旦アン
キャッシャブル空間に分岐し、その後キャッシャブル空
間に分岐するようなハンドラ処理を作成した場合は、分
岐先のキャッシャブル空間のアドレスを設定しておけ
ば、一旦アンキャッシャブル空間への命令フェッチを行
なっている裏で分岐先のキャッシャブル空間のプログラ
ムをキャッシュ内部にロードすることも可能である。
【００１７】上記はキャッシュメモリ内部にアドレス保
持部を設けた場合を説明したが、キャッシュメモリ内部
に限らず、メモリ外部に保持部を設け同様の制御を行な
っても割り込み応答性能に対して本発明の効果がでる。
持部を設けた場合を説明したが、キャッシュメモリ内部
に限らず、メモリ外部に保持部を設け同様の制御を行な
っても割り込み応答性能に対して本発明の効果がでる。
【００１８】
【発明の効果】上述のように、システム上で割り込みが
発生した場合、ＣＰＵが割り込み処理に移行するとは別
にキャッシュメモリにアクセスし、任意のアドレスがキ
ャッシュ内部に存在するかどうかを先行的に判定し、Ｃ
ＰＵから実際に割り込み処理に移行した際、キャッシュ
ミスのペナルティーを少なくする事が可能であり、その
結果、システムの割り込み応答性能を向上させることが
可能である。
発生した場合、ＣＰＵが割り込み処理に移行するとは別
にキャッシュメモリにアクセスし、任意のアドレスがキ
ャッシュ内部に存在するかどうかを先行的に判定し、Ｃ
ＰＵから実際に割り込み処理に移行した際、キャッシュ
ミスのペナルティーを少なくする事が可能であり、その
結果、システムの割り込み応答性能を向上させることが
可能である。
【図１】従来の割り込み発生時のキャッシュアクセスサ
イクルを示すタイミング図
イクルを示すタイミング図
【図２】本発明の第一の実施形態で用いるキャッシュメ
モリ構成図
モリ構成図
【図３】本発明の第一の実施形態のキャッシュメモリを
含むシステム構成図
含むシステム構成図
【図４】本発明の第一の実施形態のキャッシュアクセス
サイクルを示すタイミング図
サイクルを示すタイミング図
【図５】本発明の第一の実施形態の効果を示すタイミン
グ図
グ図
１ キャッシュメモリ ２ タグメモリ ３ データメモリ ４ 比較器 ５ アドレス保持部 １２ 比較器制御信号 １３ 保持アドレス比較制御信号 １６ ヒット信号 ２０ ＣＰＵ ２１ キャッシュメモリ制御部 ２２ 主記憶領域
Claims (3)
- 【請求項１】 タグデータを保持するタグメモリとは別
に、任意のアドレスを保持することが可能なアドレス保
持部を有し、制御信号によって、前記アドレス保持部に
保持しているアドレスの値を用いて前記キャッシュメモ
リ内のタグアドレスデータとの比較を行なうキャッシュ
メモリ。 - 【請求項２】 中央処理装置と、前記中央処理装置がア
クセスを行なう主記憶領域と、請求項１のキャッシュメ
モリと、キャッシュメモリ制御回路を有するシステムに
おいて、前記中央処理装置への割り込み要求信号は前記
キャッシュメモリ制御回路へ接続され、割り込み要求が
発生した場合、前記キャッシュ制御回路は前記キャッシ
ュメモリの制御信号を入力し、直ちに前記アドレス保持
部内のアドレスデータと、前記キャッシュメモリ内のタ
グアドレスデータとの比較を行ない、前記比較結果によ
り前記キャッシュメモリ制御回路は前記主記憶領域から
の前記キャッシュメモリ内へのデータ転送を制御するキ
ャッシュメモリ制御手法。 - 【請求項３】 中央処理装置と、前記中央処理装置がア
クセスを行なう主記憶領域と、キャッシュメモリと前記
キャッシュメモリを制御する制御回路を有するキャッシ
ュメモリシステムにおいて、任意のアドレスを保持する
アドレス保持部をシステムは有し、さらに前記中央処理
装置への割り込み要求信号が接続され、前記割り込み要
求信号の入力値により、前記中央処理装置からの命令フ
ェッチアクセス要求によるキャッシュメモリアクセス要
求よりも優先して、前記アドレス保持部に有するアドレ
スを前記キャッシュメモリに出力し、前記キャッシュメ
モリ内部のタグアドレスデータとの比較を行なうキャッ
シュメモリ制御手法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11156159A JP2000347931A (ja) | 1999-06-03 | 1999-06-03 | キャッシュメモリおよびキャッシュメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11156159A JP2000347931A (ja) | 1999-06-03 | 1999-06-03 | キャッシュメモリおよびキャッシュメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000347931A true JP2000347931A (ja) | 2000-12-15 |
Family
ID=15621648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11156159A Pending JP2000347931A (ja) | 1999-06-03 | 1999-06-03 | キャッシュメモリおよびキャッシュメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000347931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7073045B2 (en) | 2003-06-27 | 2006-07-04 | Fujitsu Limited | Memory interface circuit having plurality of prefetch buffers, each assigned to either first prefetch buffer enabled for rewrite or second prefetch buffer disabled for rewrite during normal operation period |
| JP2011530741A (ja) * | 2008-08-08 | 2011-12-22 | クゥアルコム・インコーポレイテッド | 推論的割込みベクトルプリフェッチのための装置および方法 |
-
1999
- 1999-06-03 JP JP11156159A patent/JP2000347931A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7073045B2 (en) | 2003-06-27 | 2006-07-04 | Fujitsu Limited | Memory interface circuit having plurality of prefetch buffers, each assigned to either first prefetch buffer enabled for rewrite or second prefetch buffer disabled for rewrite during normal operation period |
| JP2011530741A (ja) * | 2008-08-08 | 2011-12-22 | クゥアルコム・インコーポレイテッド | 推論的割込みベクトルプリフェッチのための装置および方法 |
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