JP2002222115A

JP2002222115A - メモリシステム

Info

Publication number: JP2002222115A
Application number: JP2001018385A
Authority: JP
Inventors: Masakazu Saegusa; 正和三枝
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-01-26
Filing date: 2001-01-26
Publication date: 2002-08-09

Abstract

(57)【要約】【課題】メモリシステム全体の実行速度を向上するとと
もに、自己書き換え型のプログラムにも対応可能なメモ
リシステムを提供する。【解決手段】メモリシステム１において、ＣＰＵ１００
からメモリ４００へのデータライト時には、ライトバッ
ファ２００を介してメモリ４００にデータを書き込むと
ともに、データをメモリ４００の連続したアドレスに書
き込むか否かのアドレス情報をライトバッファ２００に
書き込む。そして、ＣＰＵ１００からメモリ４００への
命令フェッチ時には、ライトバッファ２００に書き込ん
だアドレス情報を確認して、メモリ４００の連続したア
ドレスにデータを書き込み中の場合、ライトバッファ２
００からメモリ４００へのデータライトを継続し、メモ
リ４００の不連続なアドレスにデータを書き込む時点
で、データライトを中断して命令フェッチを行う。よっ
て、命令フェッチ時間とデータライト時間の両方を効率
良く短縮し、システム性能を向上させることが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ライトバッファを
備えたメモリシステムに関する。

【０００２】

【従来の技術】図６は、ライトバッファを用いた従来の
メモリシステムの構成を示すブロック図である。メモリ
システム１１においては、ＣＰＵ１００からメモリ４０
０へのデータライト要求が発生すると、制御回路３００
がデータライト要求信号１０１を受け取る。そして、書
き込みアドレス・書き込みデータ３０１をライトバッフ
ァ２５０のデータレジスタ２５１及びアドレスレジスタ
２５２にデータライトし、同時にメモリ４００へのデー
タライトを開始する。連続してデータライトが発生した
場合、ライトバッファ２５０からメモリ４００へデータ
ライトしている場合であっても、ＣＰＵ１００はライト
バッファ２５０からメモリ４００への前回のデータライ
トの終了を待たずに、ライトバッファ２５０に対してデ
ータライトアクセスを開始する。さらに、データライト
が連続する場合は、この動作を繰り返す。このように、
データライト要求が連続しても、ＣＰＵ１００が待たさ
れることなく次のデータライトを実行するので、メモリ
システム１１全体の処理実行速度を向上させることがで
きる。

【０００３】ＣＰＵ１００からメモリ４００への命令フ
ェッチが発生すると、制御回路３００がリード要求信号
１０２を受け取り、ライトバッファ２５０からメモリ４
００へのデータライトが終了したのを確認してから命令
フェッチを開始する。この場合、メモリ４００にデータ
ライトが終了するまで命令フェッチが開始できないため
に、ＣＰＵ４００は待たされることになる。

【０００４】また、メモリシステム１１においては、命
令フェッチ要求が発生した場合に、ライトバッファ２５
０の内容をメモリ４００に書き込むまで命令フェッチが
できないために、命令フェッチに必要な時間が多くかか
るという問題がある。

【０００５】この問題を解決するために、特許第３０３
９３９１号公報には、ＣＰＵの命令バスとデータバスを
分離し、データライト時にはライトバッファを介してか
らメモリにデータを書き込み、データリード時には前記
ライトバッファの内容を前記メモリに書き込んでから前
記メモリから読み出し、命令フェッチの際には前記ライ
トバッファの内容を前記メモリに書き込みせずに、前記
メモリから読み出すメモリシステムに関する技術が開示
されている。

【０００６】このメモリシステムでは、リード内容を示
す信号が命令フェッチを示している場合には、ライトバ
ッファの状態に関係無く命令フェッチを開始する。この
ため、命令フェッチの際にはリードは待たされず、シス
テム全体の実行速度が向上する。

【０００７】

【発明が解決しようとする課題】しかしながら、特許第
３０３９３９１号公報に開示されたメモリシステムにお
いては、主メモリとしてＤＲＡＭやＳＤＲＡＭ等のメモ
リが使用されることが多いということが考慮されていな
い。すなわち、ＤＲＡＭやＳＤＲＡＭ等のメモリへの１
回目のアクセスには時間がかかる。しかし、それ以後連
続したアドレスまたは同一ページのメモリに対してアク
セスを行う場合には、１回目よりも少ないアクセスタイ
ムでアクセスされる。そのため、従来のメモリシステム
では、ライトバッファからメモリに書き込むデータが、
メモリの連続したアドレスに対するものであるのにも関
わらず、命令フェッチが生じたためにライト動作を中断
すると、メモリに対してのアクセスが非連続になる。こ
れにより、トータルのメモリアクセスタイムが増加し
て、メモリシステム全体の処理速度が低下してしまうと
いう問題がある。

【０００８】また、ＣＰＵにＲＩＳＣ（縮小命令セット
コンピュータ）プロセッサを用いた場合、通常１クロッ
クサイクルで１命令を実行する。そのため、常に命令フ
ェッチが必要であり、単に命令フェッチを優先しただけ
ではメモリシステム全体の処理速度を上げることができ
ない。これは、命令フェッチを優先することにより命令
フェッチを続けることができても、ライトバッファに蓄
積されたデータのメモリへの書き込みができないためで
ある。よって、結局ライトバッファが一杯になったため
に、ライトバッファからメモリへの書き込みが終了する
のを待つことになる。

【０００９】また、ＣＰＵで実行するプログラムには自
己書き換え型のプログラムも存在し、そのようなプログ
ラムを実行した場合には、データとしてメモリに書き込
んだ命令を命令フェッチでフェッチして実行する。その
ため、プログラムの書き換えを行って、その書き換えが
終了した後に命令フェッチされる必要がある。しかし、
従来のメモリシステムでは命令フェッチを優先している
ため、プログラムの書き換えを行うことができずに、こ
のような自己書き換え型のプログラムは正常に動作でき
ない虞がある。

【００１０】したがって、本発明は上記の問題を解決す
るために創作したものであって、その目的は、メモリシ
ステム全体の実行速度を向上するとともに、自己書き換
え型のプログラムにも対応可能なメモリシステムを提供
することである。

【００１１】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。 (1) ＣＰＵからメモリへ書き込むデータを一時的に保持
するライトバッファを備え、該ＣＰＵから該メモリへの
データライト時には、該ライトバッファを介して該メモ
リにデータを書き込むとともに、該データを該メモリの
連続したアドレスに書き込むか否かのアドレス情報を該
ライトバッファに書き込み、該ＣＰＵから該メモリへの
命令フェッチ時には、該ライトバッファに書き込んだ該
アドレス情報を確認して、該メモリの連続したアドレス
にデータを書き込み中の場合、該ライトバッファから該
メモリへのデータライトを継続し、該メモリの不連続な
アドレスにデータを書き込む時点で、データライトを中
断して命令フェッチを行うことを特徴とする。

【００１２】この構成において、メモリシステムはＣＰ
Ｕからメモリへ書き込むデータをライトバッファへ一時
的に保持し、ＣＰＵからメモリへのデータライト時に
は、ライトバッファを介してメモリにデータを書き込む
とともに、データをメモリの連続したアドレスに書き込
むか否かのアドレス情報をライトバッファに書き込む。
そして、ＣＰＵからメモリへの命令フェッチ時には、ラ
イトバッファに書き込んだアドレス情報を確認して、メ
モリの連続したアドレスにデータを書き込み中の場合、
ライトバッファからメモリへのデータライトを継続し、
メモリの不連続なアドレスにデータを書き込む時点で、
データライトを中断して命令フェッチを行う。したがっ
て、メモリシステムにおいて、主メモリとしてＤＲＡＭ
やＳＤＲＡＭ等のメモリを使用した場合でも、命令フェ
ッチ時間とデータライト時間の両方を効率良く短縮し、
システム性能を向上させることが可能となる。

【００１３】(2) 前記命令フェッチ時において、前記メ
モリの連続したアドレスにデータを書き込み中の場合
に、前記ライトバッファから前記メモリへのデータライ
トを優先するか命令フェッチを優先するかを選択可能な
制御手段を備えたことを特徴とする。

【００１４】この構成において、メモリシステムは、Ｃ
ＰＵからメモリへの命令フェッチ時において、メモリの
連続したアドレスにデータを書き込み中の場合に、ライ
トバッファからメモリへのデータライトを優先するか命
令フェッチを優先するかを制御手段によって選択可能で
ある。したがって、制御手段により命令フェッチ優先動
作の許可・禁止をすることができ、自己書き換え型のプ
ログラムを含む全てのプログラムに対して本発明のメモ
リシステムを使用可能である。

【００１５】(3) ＣＰＵからメモリへ書き込むデータを
一時的に保持するライトバッファを備え、該ＣＰＵから
該メモリへのデータライト時には、該ライトバッファを
介して該メモリにデータを書き込むとともに、該データ
を該メモリの同一ページ内のアドレスに書き込むか否か
のページ情報を該ライトバッファに書き込み、該ＣＰＵ
から該メモリへの命令フェッチ時には、該ライトバッフ
ァに書き込んだ該ページ情報を確認して、該メモリの同
一ページ内のアドレスにデータを書き込み中の場合、該
ライトバッファから該メモリへのデータライトを継続
し、該メモリの異なるページのアドレスにデータを書き
込む時点で、データライトを中断して命令フェッチを行
うことを特徴とする。

【００１６】この構成において、メモリシステムは、ラ
イトバッファによってＣＰＵからメモリへ書き込むデー
タを一時的に保持し、ＣＰＵからメモリへのデータライ
ト時には、ライトバッファを介してメモリにデータを書
き込むとともに、データを該メモリの同一ページ内のア
ドレスに書き込むか否かのページ情報をライトバッファ
に書き込む。また、ＣＰＵからメモリへの命令フェッチ
時には、ライトバッファに書き込んだページ情報を確認
して、メモリの同一ページ内のアドレスにデータを書き
込み中の場合、ライトバッファからメモリへのデータラ
イトを継続し、メモリの異なるページのアドレスにデー
タを書き込む時点で、データライトを中断して命令フェ
ッチを行う。したがって、メモリシステムにおいて、主
メモリとしてＤＲＡＭやＳＤＲＡＭ等のメモリを使用し
た場合でも、メモリに対するアクセス時間を最小に抑え
ることができ、メモリシステム全体の処理速度を向上さ
せることが可能となる。

【００１７】(4) 前記命令フェッチ時において、前記メ
モリの同一ページ内のアドレスにデータを書き込み中の
場合に、前記ライトバッファから前記メモリへのデータ
ライトを優先するか命令フェッチを優先するかを選択可
能な制御手段を備えたことを特徴とする。

【００１８】この構成において、メモリシステムは、Ｃ
ＰＵからメモリへの命令フェッチ時において、制御手段
によって、メモリの同一ページ内のアドレスにデータを
書き込み中の場合に、ライトバッファからメモリへのデ
ータライトを優先するか命令フェッチを優先するかを選
択可能である。したがって、制御手段により命令フェッ
チ優先動作の許可・禁止をすることができ、自己書き換
え型のプログラムでも問題無く実行することが可能とな
る。

【００１９】(5) ＣＰＵからメモリへ書き込むデータを
一時的に保持するライトバッファと、記憶したデータを
該メモリよりも高速に読み出し可能なキャッシュメモリ
を備え、該ＣＰＵまたは該キャッシュメモリから該メモ
リへのデータライト時には、該ライトバッファを介して
該メモリにデータを書き込むとともに、該データを該メ
モリの連続したアドレスに書き込むか否かのアドレス情
報を該ライトバッファに書き込み、該ＣＰＵから該メモ
リへの命令フェッチ時、または該ＣＰＵの命令フェッチ
が該キャッシュメモリにおいてミスしたために発生した
該キャッシュメモリから該メモリへのラインフェッチ時
には、該ライトバッファに書き込んだ該アドレス情報を
確認して、該メモリの連続したアドレスにデータを書き
込み中の場合、該ライトバッファから該メモリへのデー
タライトを継続し、該メモリの不連続なアドレスにデー
タを書き込む時点で、データライトを中断して命令フェ
ッチまたはラインフェッチを行うことを特徴とする。

【００２０】この構成において、メモリシステムは、記
憶したデータをメモリよりも高速に読み出し可能なキャ
ッシュメモリを備え、ライトバッファでＣＰＵからメモ
リへ書き込むデータを一時的に保持し、ＣＰＵまたはキ
ャッシュメモリからメモリへのデータライト時には、ラ
イトバッファを介してメモリにデータを書き込むととも
に、データをメモリの連続したアドレスに書き込むか否
かのアドレス情報をライトバッファに書き込む。また、
ＣＰＵからメモリへの命令フェッチ時、またはＣＰＵの
命令フェッチがキャッシュメモリにおいてミスしたため
に発生したキャッシュメモリからメモリへのラインフェ
ッチ時には、ライトバッファに書き込んだアドレス情報
を確認して、メモリの連続したアドレスにデータを書き
込み中の場合、ライトバッファからメモリへのデータラ
イトを継続し、メモリの不連続なアドレスにデータを書
き込む時点で、データライトを中断して命令フェッチま
たはラインフェッチを行う。したがって、メモリシステ
ムにおいて、主メモリとしてＤＲＡＭやＳＤＲＡＭ等の
メモリを使用した場合でも、メモリに対するアクセス時
間を最小に抑えることができ、メモリシステム全体の処
理速度を向上させることが可能となる。

【００２１】(6) 前記命令フェッチ時またはラインフェ
ッチ時において、前記メモリの連続したアドレスにデー
タを書き込み中の場合に、前記ライトバッファから前記
メモリへのデータライトを優先するか、命令フェッチま
たはラインフェッチを優先するか、を選択可能な制御手
段を備えたことを特徴とする。

【００２２】この構成において、メモリシステムは、Ｃ
ＰＵからメモリへの命令フェッチ時またはラインフェッ
チ時において、メモリの連続したアドレスにデータを書
き込み中の場合に、ライトバッファからメモリへのデー
タライトを優先するか、命令フェッチまたはラインフェ
ッチを優先するか、を制御手段によって選択可能であ
る。したがって、制御手段により命令フェッチまたはラ
インフェッチ優先動作の許可・禁止をすることができ、
自己書き換え型のプログラムでも問題無く実行すること
が可能となる。

【００２３】(7) ＣＰＵからメモリへ書き込むデータを
一時的に保持するライトバッファと、記憶したデータを
該メモリよりも高速に読み出し可能なキャッシュメモリ
を備え、該ＣＰＵまたは該キャッシュメモリから該メモ
リへのデータライト時には、該ライトバッファを介して
該メモリにデータを書き込むとともに、該データを該メ
モリの連続したアドレスに書き込むか否かのアドレス情
報、及び該データを該メモリの同一ページ内のアドレス
に書き込むか否かのページ情報を該ライトバッファに書
き込み、該ＣＰＵから該メモリへの命令フェッチ時、ま
たは該ＣＰＵの命令フェッチが該キャッシュメモリにお
いてミスしたために発生した該キャッシュメモリのライ
ンフェッチ時には、該ライトバッファに書き込んだ該ア
ドレス情報及び該ページ情報を確認して、該メモリの連
続したアドレスまたは同一ページ内のアドレスにデータ
を書き込み中の場合、該ライトバッファから該メモリへ
のデータライトを継続し、該メモリの不連続なアドレス
かつ異なるページのアドレスにデータを書き込む時点
で、データライトを中断して命令フェッチまたはライン
フェッチを行うことを特徴とする。

【００２４】この構成において、ＣＰＵからメモリへ書
き込むデータを一時的に保持するライトバッファと、記
憶したデータを該メモリよりも高速に読み出し可能なキ
ャッシュメモリを備えたメモリシステムは、ＣＰＵまた
はキャッシュメモリからメモリへのデータライト時に
は、ライトバッファを介してメモリにデータを書き込む
とともに、データをメモリの連続したアドレスに書き込
むか否かのアドレス情報、及びデータをメモリの同一ペ
ージ内のアドレスに書き込むか否かのページ情報をライ
トバッファに書き込む。また、ＣＰＵからメモリへの命
令フェッチ時、またはＣＰＵの命令フェッチがキャッシ
ュメモリにおいてミスしたために発生したキャッシュメ
モリのラインフェッチ時には、ライトバッファに書き込
んだアドレス情報及びページ情報を確認して、メモリの
連続したアドレスまたは同一ページ内のアドレスにデー
タを書き込み中の場合、ライトバッファからメモリへの
データライトを継続し、メモリの不連続なアドレスかつ
異なるページのアドレスにデータを書き込む時点で、デ
ータライトを中断して命令フェッチまたはラインフェッ
チを行う。したがって、メモリシステムにおいて、主メ
モリとしてＤＲＡＭやＳＤＲＡＭ等のメモリを使用した
場合でも、メモリに対するアクセス時間を最小に抑える
ことができ、メモリシステム全体の処理速度を向上させ
ることが可能となる。

【００２５】(8) 前記命令フェッチ時またはラインフェ
ッチ時において、前記メモリの連続したアドレスまたは
同一ページ内のアドレスにデータを書き込み中の場合
に、前記ライトバッファから前記メモリへのデータライ
トを優先するか、命令フェッチまたはラインフェッチを
優先するか、を選択可能な制御手段を備えたことを特徴
とする。

【００２６】この構成において、メモリシステムは、Ｃ
ＰＵからメモリへの命令フェッチ時またはラインフェッ
チ時において、メモリの連続したアドレスまたは同一ペ
ージ内のアドレスにデータを書き込み中の場合に、前記
ライトバッファから前記メモリへのデータライトを優先
するか、命令フェッチまたはラインフェッチを優先する
か、を制御手段によって選択可能である。したがって、
制御手段により命令フェッチまたはラインフェッチ優先
動作の許可・禁止をすることができ、自己書き換え型の
プログラムでも問題無く実行することが可能となる。

【００２７】(9) (1) 、(2) 、(5) 乃至(8) のいずれか
において、前記ライトバッファは、前記メモリへ書き込
むデータのアドレス情報及び該アドレスの連続情報を保
持可能なアドレスＦＩＦＯメモリと、該アドレス情報及
び該アドレスの連続情報に基づいて次のアドレスを生成
可能なアドレスインインクリメンタと、を備えたとする
ことができる。

【００２８】この構成において、メモリシステムは、ア
ドレスＦＩＦＯメモリが保持可能な前記メモリへ書き込
むデータのアドレス情報及び該アドレスの連続情報に基
づいて、アドレスインクリメンタで次のアドレスを生成
する。したがって、アドレスインクリメンタを設けるこ
とにより、アドレスＦＩＦＯメモリの段数を少なくする
ことが可能となる。

【００２９】

【発明の実施の形態】〔第１実施形態〕図１は、本発明
の第１実施形態に係るメモリシステムの概略の構成を示
したブロック図である。なお、メモリシステム１におい
て、従来のメモリシステム１１と同一部分には同一符号
を付している。メモリシステム１は、ＣＰＵ１００、ラ
イトバッファ２００、制御手段である制御回路３００と
制御レジスタ３１０、及びメモリ４００を備える。ライ
トバッファ２００は、ＣＰＵ１００からメモリ４００へ
書き込むデータを一時的に保持するためのものである。
制御回路３００は、メモリシステム１の各部を制御する
ためのものである。制御レジスタ３１０は、ライトバッ
ファ２００のデータライト動作に優先して命令フェッチ
を行うか否かを決定して、制御回路３００にその制御信
号を出力させるためのレジスタである。なお、メモリシ
ステム１において制御レジスタ３１０を備えていない場
合は、ライトバッファ２００のデータライト動作に優先
して命令フェッチを行うものとする。

【００３０】ライトバッファ２００は、データＦＩＦＯ
メモリ（以下、ＦＩＦＯメモリをＦＩＦＯと称する。）
２２０、アドレスＦＩＦＯ２１０、連続アドレスＦＩＦ
Ｏ２２１、及びアドレスセレクタ２１２を備えている。
データＦＩＦＯ２２０は、書き込んだデータを書き込ん
だ順に出力するためのものである。アドレスＦＩＦＯ２
１０は、データＦＩＦＯ２２０に書き込むデータに対応
したアドレスを記録し、書き込んだ順に出力するための
ものである。連続アドレスＦＩＦＯ２２１は、データＦ
ＩＦＯ２２０に記録するデータに応じたアドレスが連続
か否かを書き込み、書き込んだ順にそのデータを出力す
るためのものである。アドレスセレクタ２１２はアドレ
スバスについて、アドレスＦＩＦＯ２１０とＣＰＵ１０
０との接続を切り替えるためのものである。また、アド
レスＦＩＦＯ２１０、データＦＩＦＯ２２０及び連続ア
ドレスＦＩＦＯ２２１は、それぞれ同数の所定の段数を
有している。

【００３１】ライトバッファ２００はＣＰＵ１００とメ
モリ４００との間に設置し、制御回路３００によりライ
トバッファ２００の動作を制御する。ＣＰＵ１００は制
御回路３００に対して、ライト要求信号１０１、リード
要求信号１０２、命令要求信号１０３を出力する。ま
た、制御回路３００はＣＰＵ１００に対して、ウェイト
要求信号１０４を出力する。

【００３２】ＣＰＵ１００とライトバッファ２００との
間は、データバス１０５、アドレスバス１０７によって
接続されている。すなわち、データバス１０５は、ＣＰ
Ｕ１００及びライトバッファ２００のデータＦＩＦＯ２
２０を接続している。また、アドレスバス１０７は、Ｃ
ＰＵ１００及びライトバッファ２００のアドレスＦＩＦ
Ｏ２１０を接続し、アドレスＦＩＦＯ２１０はデータバ
ス２１５を介してアドレスセレクタ２１２に接続されて
いる。さらに、アドレスバス１０７は、ライトデータバ
ス２１４を介してアドレスセレクタ２１２に接続されて
いる。ＣＰＵ１００はライトバッファ２００の連続アド
レスＦＩＦＯ２２１に対して、データＦＩＦＯ２２０に
出力したデータは、メモリ４００の連続したアドレスに
書き込みことを示すアドレス信号１０６を出力する。

【００３３】制御回路３００はライトバッファ２００に
対して、制御信号３０１を出力する。また、ライトバッ
ファ２００は連続アドレスＦＩＦＯ２２１から制御回路
３００に対して、書き込んでいるデータが連続したアド
レスのものか否かを示すアドレス信号３０２を出力す
る。

【００３４】メモリ４００は制御回路３００に対して、
ウェイト要求信号４０１を出力する。また、制御回路３
００はメモリ４００に対して、ライト要求信号４０２及
びリード要求信号４０３を出力する。

【００３５】ライトバッファ２００とメモリ４００との
間は、データバス４０４、アドレスバス４０５によって
接続されている。すなわち、データバス４０４は、ライ
トバッファ２００のデータＦＩＦＯ２２０及びメモリ４
００を接続している。また、データバス１０５及びデー
タバス４０４は、リードデータバス２２２を介して接続
されており、ＣＰＵ１００からメモリ４００への命令フ
ェッチ時に命令コードなどがメモリ４００から読み出さ
れる。さらに、アドレスバス４０５は、ライトバッファ
２００のアドレスセレクタ２１２及びメモリ４００を接
続している。

【００３６】次に、メモリシステム１の動作を以下に説
明する。ＣＰＵ１００からメモリ４００へデータライト
要求が発生すると、ライトバッファ２００はＣＰＵ１０
０から出力された書き込みアドレス・書き込みデータを
受け取り、アドレスＦＩＦＯ２１０、データＦＩＦＯ２
２０に各データを書き込む。また、ＣＰＵ１００から出
力された書き込みデータをメモリ４００の連続したアド
レスに書き込むか否かの情報を、連続アドレスＦＩＦ０
２２１に書き込む。同時に、ライトバッファ２００はア
ドレスＦＩＦＯ２１０、データＦＩＦＯ２２０から書き
込みアドレス・書き込みデータを出力して、メモリ４０
０への書き込みを開始する。

【００３７】ＣＰＵ１００は、さらに書き込みデータが
ある場合、ライトバッファ２００からメモリ４００への
データ出力（データ書き込み）の終了を待たずに、次の
データ出力動作を開始する。書き込みが連続する場合、
ライトバッファ２００は、書き込みアドレスと書き込み
データの両方を受け取り、上記の動作を繰り返す。この
ように、書き込み要求が連続する場合、ＣＰＵ１００は
待たされることなく、次の書き込みを実行できるため、
メモリシステム１全体の処理速度を向上させることがで
きる。

【００３８】次に、ＣＰＵ１００からメモリ４００への
命令フェッチ要求が発生した場合には、制御レジスタ３
１０に格納されている情報が命令フェッチ優先を示して
いる場合には、ライトバッファ２００の現在の書き込み
データがメモリ４００の連続したアドレスに対するもの
か否かを示すアドレス信号３０２を制御回路３００が受
け取る。制御回路３００は、受け取ったアドレス信号３
０２が連続したアドレスに対するものである場合は、メ
モリ４００への書き込みアドレスが不連続になるまで、
ライトバッファ２００からメモリ４００へのデータライ
ト動作を続けさせる。そして、メモリ４００への書き込
みアドレスが不連続になったことを検出すると、制御回
路３００はアドレスセレクタ２１２を切り替えて、ＣＰ
Ｕ１００からの命令フェッチアドレスをメモリ４００に
送り、命令を読み出す。メモリ４００から読み出された
命令は、ライトバッファ２００のリードデータバス２２
２を介してＣＰＵ１００に送られる。そして、読み出さ
れた命令がＣＰＵ１００にて実行される。

【００３９】このように、ライトバッファ２００からメ
モリ４００に対する書き込みデータのアドレスが不連続
となった時点で、メモリ４００へのデータの書き込みが
全て終わっていなくても命令フェッチが行われるため、
命令フェッチが必要以上に待たされることがない。ま
た、ライトバッファ２００からのライト動作も効率良く
行われる。よって、主メモリとしてＤＲＡＭやＳＤＲＡ
Ｍ等のメモリが使用された場合でも、メモリシステム１
全体の処理速度が向上する。

【００４０】また、命令フェッチ動作を優先したために
問題が発生する場合には、制御レジスタ３１０によって
命令フェッチ動作優先をライト動作優先に切り替えるこ
とができる。これにより、自己書き換え型のプログラム
を実行する場合でも、従来のような問題は発生しない。

【００４１】〔第２実施形態〕図２は、本発明の第２実
施形態に係るメモリシステムの概略の構成を示したブロ
ック図である。メモリシステム２は、ライトバッファ２
００ａを除いてメモリシステム１と同様の構成であり、
同一部分には同一符号を付して詳細な説明を省略する。

【００４２】ライトバッファ２００ａは、メモリシステ
ム１のライトバッファ２００のデータＦＩＦＯ２２０を
データＦＩＦＯ２２０ａに、連続アドレスＦＩＦＯ２２
１を連続アドレスＦＩＦＯ２２１ａに、アドレスＦＩＦ
Ｏ２１０をアドレスＦＩＦＯ２１０ａに、それぞれ置き
替えたものである。また、アドレスＦＩＦＯ２１０ａと
アドレスセレクタ２１２との間に、アドレスインクリメ
ンタ２１１を設けたものである。したがって、ライトバ
ッファ２００ａは、アドレスＦＩＦＯ２１０ａ、アドレ
スインクリメンタ２１１、アドレスセレクタ２１２、デ
ータＦＩＦＯ２２０ａ及び連続アドレスＦＩＦＯ２２１
ａを備える。

【００４３】アドレスＦＩＦＯ２１０ａ、データＦＩＦ
Ｏ２２０ａ及び連続アドレスＦＩＦＯ２２１ａは、メモ
リシステム１と同様の動作を行う。データＦＩＦＯ２２
０ａは一例として８段に設定され、連続アドレスＦＩＦ
Ｏ２２１ａも同様に８段となっている。また、アドレス
ＦＩＦＯ２１０ａは、アドレスインクリメンタ２１１を
設けることにより、一例として４段に設定されている。
これは、アドレスＦＩＦＯ２１０ａ及びアドレスインク
リメンタ２１１を以下のように動作させることによる。
すなわち、メモリ４００に書き込むデータのアドレスが
連続する場合、アドレスＦＩＦＯ２１０ａにアドレス情
報とアドレスの連続情報とが書き込まれるようにする。
そして、アドレスインクリメンタ２１１は、連続アドレ
スに対するアクセスの際にアドレスＦＩＦＯ２１０ａの
アドレス連続情報に基づいて次のアドレスを発生する。
このように、アドレスインクリメンタ２１１を設けるこ
とにより、アドレスＦＩＦＯ２１０ａの段数をデータＦ
ＩＦＯ２２０ａや連続アドレスＦＩＦＯ２２１ａよりも
少なくすることができる。

【００４４】次に、メモリシステム２の動作を説明す
る。ＣＰＵ１００からメモリ４００へのデータライト要
求が発生すると、ライトバッファ２００ａはＣＰＵ１０
０から出力された書き込みアドレス・書き込みデータを
受け取り、アドレスＦＩＦＯ２１０ａ、データＦＩＦＯ
２２０ａに書き込む。また、ＣＰＵ１００から出力され
た書き込みデータをメモリ４００の連続したアドレスに
書き込むか否かの情報を、連続アドレスＦＩＦＯ２２１
ａに書き込む。同時にライトバッファ２００ａは、アド
レスＦＩＦＯ２１０ａ、データＦＩＦＯ２２０ａから書
き込みアドレス・書き込みデータを出力して、メモリ４
００への書き込みを開始する。

【００４５】ＣＰＵ１００は、さらに書き込みデータが
ある場合、ライトバッファ２００ａからメモリ４００へ
のデータ出力の終了を待たずに、次のデータ出力動作を
開始する。連続した書き込みがメモリ４００の不連続な
アドレスに対しての書き込みの場合は、ライトバッファ
２００ａは書き込みアドレスとデータの両方を受け取っ
て、前述の動作を繰り返す。また、連続した書き込みが
メモリ４００の連続なアドレスに対しての書き込みの場
合は、ライトバッファ２００ａは書き込みデータと、Ｃ
ＰＵ１００からの書き込みデータのメモリ４００への書
き込みアドレスが連続であるか否かの情報と、を受け取
って、データＦＩＦＯ２２０ａと連続アドレスＦＩＦＯ
２２１ａに書き込む。ライトバッファ２００は、メモリ
４００の連続したアドレスに対するデータライトの場合
には、アドレスインクリメンタ２１１を使用してメモリ
４００に対する連続したアドレスを発生し、メモリ４０
０へのデータライトを行う。このようにすることによ
り、前記のようにアドレスＦＩＦＯ２１０ａをデータＦ
ＩＦＯ２２０ａよりも小さくすることができるので、ラ
イトバッファ２００ａのコストバフォーマンスを向上さ
せることができる。また、書き込み要求が連続する場
合、ＣＰＵ１００が待たされることなく、次の書き込み
を実行できることにより、システム全体の実行速度を向
上させることができる。

【００４６】次に、ＣＰＵ１００からメモリ４００への
命令フェッチ要求が発生した場合に、制御レジスタ３１
０に格納されている情報が命令フェッチ優先を示してい
る場合には、制御回路３００がライトバッファの現在の
書き込みデータが連続したアドレスに対するものか否か
を示すアドレス信号３０２を受け取り、連続したアドレ
スに対するものの場合はアドレスが非連続になるまで、
ライトバッファ２００ａからメモリ４００へのデータラ
イト動作を続けさせる。そして、メモリ４００への書き
込みアドレスが不連続になったことを検出すると、制御
回路３００はアドレスセレクタ２１２を切り替えて、Ｃ
ＰＵ１００からの命令フェッチのアドレスをメモリ４０
０に送り、命令を読み出す。メモリ４００から読み出さ
れた命令は、ライトバッファ２００ａのリードデータバ
ス２２２を介してＣＰＵ１００に送られる。そして、読
み出された命令がＣＰＵ１００にて実行される。

【００４７】このように、命令フェッチはライトバッフ
ァ２００ａからメモリ４００に対する書き込みデータの
アドレスが不連続となった時点で、メモリ４００へのデ
ータの書き込みが全て終わっていなくても命令フェッチ
が行われるため、命令フェッチが必要以上に待たされる
ことない。また、ライトバッファ２００ａからのデータ
ライト動作も効率良く行われるために、メモリシステム
全体の処理速度が向上する。

【００４８】また、命令フェッチ動作を優先したために
問題が発生する場合には、制御レジスタ３１０によって
命令フェッチ動作優先をライト動作優先に切り替えるこ
とができる。これにより、自己書き換え型のプログラム
を実行する場合でも、従来のような問題は発生しない。

【００４９】〔第３実施形態〕図３は、本発明の第３実
施形態に係るメモリシステムの概略の構成を示したブロ
ック図である。メモリシステム３は、ライトバッファ２
００ｂを除いてメモリシステム１と同様の構成であり、
同一部分には同一符号を付して詳細な説明を省略する。
ライトバッファ２００ｂは、８段のアドレスＦＩＦＯ２
１０ｂ、アドレスセレクタ２１２、８段のデータＦＩＦ
Ｏ２２０ａ及びアドレスコンパレータ２１３を備えてい
る。アドレスＦＩＦＯ２１０ｂ、アドレスセレクタ２１
２、データＦＩＦＯ２２０ａは、それぞれメモリシステ
ム１と同様の動作を行う。アドレスコンパレータ２１３
は、メモリ４００に書き込むデータについて、直前に書
き込んだデータのアドレス情報と、これから書き込むデ
ータのアドレス情報と、を比較し、ページが一致するか
否かのページ信号３０３を制御回路３００に出力する。
制御回路３００は、このページ信号に基づいて、メモリ
４００に書き込むデータが同一ページ内のアドレスに書
き込むデータか否かを判定する。

【００５０】次に、メモリシステム３の動作を説明す
る。ＣＰＵ１００からメモリ４００へのライト要求が発
生すると、ライトバッファ２００ｂが書き込みアドレス
・書き込みデータを受け取り、アドレスＦＩＦＯ２１０
ｂ、データＦＩＦＯ２２０ａに書き込む。同時にライト
バッファ２００ｂは、アドレスＦＩＦＯ２１０ｂ、デー
タＦＩＦＯ２２０ａから書き込みアドレス・書き込みデ
ータを出力し、メモリ４００への書き込みを開始する。

【００５１】ＣＰＵ１００は、さらに書き込みデータが
ある場合、ライトバッファ２００ｂらメモリ４００への
データ出力の終了を待たずに、次のデータ出力動作を開
始する。ＣＰＵ１００から連続した書き込みが発生する
と、ライトバッファ２００ｂは書き込みアドレスと書き
込みデータの両方を受け取って、前述の動作を繰り返
す。このように、書き込み要求が連続する場合、ＣＰＵ
１００が待たされることなく、次の書き込みを実行でき
ることにより、システム全体の処理速度を向上させるこ
とができる。

【００５２】次に、ＣＰＵ１００からメモリ４００への
命令フェッチ要求が発生すると、制御レジスタ３１０に
格納されている情報が命令フェッチ優先を示している場
合には、制御回路３００は、ライトバッファ２００ｂの
現在の書き込みデータがメモリ４００の同一ページ内の
アドレスに対するものか否かを示すページ信号３０３を
受け取る。そして、現在の書き込みデータが同一ページ
内のアドレスの場合は、アドレスが同一ページ外を示す
まで、ライトバッファ２００ｂからメモリ４００へのデ
ータライトを続けさせる。また、制御回路３００は、ペ
ージ信号３０３によってメモリ４００への書き込みデー
タのアドレスが同一ページ外になったことを検出して、
ＣＰＵ１００からの命令フェッチのアドレスをアドレス
バス２１４及びアドレスセレクタ２１２を介してメモリ
４００に供給し、命令を読み出す。メモリ４００から読
み出された命令は、ライトバッファ２００ｂのリードデ
ータバス２２２を介してＣＰＵ１００に格納され実行さ
れる。

【００５３】このように、ライトバッファ２００ｂから
メモリ４００への書き込みが全て終わっていなくても、
メモリ４００の同一ページ外のアドレスとなった時点で
命令フェッチが行われる。よって、命令フェッチが必要
以上に待たされることなく、またライトバッファ２００
ｂからのデータライト動作も効率良く行われ、メモリシ
ステム３全体の処理速度が向上する。

【００５４】また、命令フェッチ動作を優先したために
問題が発生する場合には、制御レジスタ３１０によって
命令フェッチ動作優先をライト動作優先に切り替えるこ
とができる。これにより、自己書き換え型のプログラム
を実行する場合でも、従来のような問題は発生しない。

【００５５】〔第４実施形態〕図４は、本発明の第４実
施形態に係るメモリシステムの概略の構成を示したブロ
ック図である。メモリシステム４は、図２に示したメモ
リシステム２にキャッシュメモリ５００、アドレスバス
５０１及びデータバス５０２を追加した構成であり、同
一部分には同一符号を付して詳細な説明を省略する。

【００５６】図４において、ＣＰＵ１００とメモリ４０
０の間にライトバッファ２００とキャッシュメモリ５０
０を設け、ライトバッファ２００とキャッシュメモリ５
００の制御を制御回路３００によって行う。すなわち、
アドレスバス１０５ａとアドレスバス１０５ｂとの間に
設けたアドレスバス５０１、及びデータバス１０７ａと
データバス１０７ｂとの間に設けたデータスバス５０２
を介してキャッシュメモリ５００と、ＣＰＵ１００及び
ライトバッファ２００ａと、を接続する。

【００５７】メモリシステム５００にキャッシュメモリ
５００を設けることにより、ＣＰＵ１００は、キャッシ
ュメモリ５００にヒットしている間、メモリ４００から
のリードの代わりにキャッシュメモリ５００からのリー
ドを行う。よって、ライトバッファ２００ａのメモリ４
００へのライト動作と、ＣＰＵ１００のメモリ４００か
らのリード動作と、が衝突する可能性が低くなり、さら
にシステム全体の性能を向上させることができる。ま
た、キャッシュメモリ５００がコピーバック（ライトバ
ック）方式の場合には、キャッシュラインの入れ替えが
生じた場合に、メモリ４００へ書き込むデータをライト
バッファ２００にライトした後、ライトバッファ２００
ａからメモリ４００へのデータライトを始める前に、メ
モリ４００からキャッシュメモリ５００へ命令をライン
フェッチ（読み出す）させるようにする。これにより、
ＣＰＵ１００の待ち時間を減らすことができ、メモリシ
ステム４全体の処理能力を向上させることができる。

【００５８】また、命令フェッチ動作を優先したために
問題が発生する場合には、制御レジスタ３１０によって
命令フェッチ動作優先をライト動作優先に切り替えるこ
とができる。これにより、自己書き換え型のプログラム
を実行する場合でも、従来のような問題は発生しない。

【００５９】〔第５実施形態〕図５は、本発明の第５実
施形態に係るメモリシステムの概略の構成を示したブロ
ック図である。メモリシステム５は、図４に示したメモ
リシステム４のライトバッファ２００ａにアドレスコン
パレータ２１３ａを設けて、ライトバッファ２００ｃと
した構成である。その他の部分は、メモリシステム４と
同様であるため、同一部分には同一符号を付して詳細な
説明を省略する。

【００６０】ライトバッファ２００ｃにおいて、アドレ
スインクリメンタ２１１の出力端子をアドレスセレクタ
２１２とアドレスコンパレータ２１３ａの入力端子に接
続する。また、アドレスコンパレータ２１３ａの出力端
子は、制御回路３００に接続する。そして、アドレスコ
ンパレータ２１３ａは、メモリ４００に書き込むデータ
について、直前に書き込んだデータのアドレス情報と、
これから書き込むデータのアドレス情報と、を比較し、
ページが一致するか否かのページ信号３０３ａを制御回
路３００に出力する。

【００６１】また、連続アドレスＦＩＦＯ２２１は、メ
モリ４００に書き込むデータについて、直前に書き込ん
だデータのアドレス情報と、これから書き込むデータの
アドレス情報と、が連続しているか否かのアドレス信号
３０２を制御回路３００に出力する。

【００６２】制御回路３００は、ページ信号３０３ａと
アドレス３０２とに基づいて、メモリ４００に書き込む
データが、メモリ４００の連続するアドレス書き込むデ
ータか否か、また、メモリ４００の同一ページ内のアド
レスに書き込むデータか否かを判定する。

【００６３】ＣＰＵ１００の命令フェッチ時、またはＣ
ＰＵ１００の命令フェッチ時にキャッシュメモリ５００
がミスしたために発生したラインフェッチ時には、ライ
トバッファ２００ｃからメモリ４００の連続したアドレ
スへデータを書き込んでいる場合、またはメモリ４００
の同一ページ内のアドレスへデータを書き込んでいる場
合であれば、ライトバッファ２００ｃからの書き込みを
先に行う。そして、アドレスが非連続かつ同一ページ外
になったところで、命令フェッチに伴うキャッシュメモ
リ５００のラインフェッチを行う。また、キャッシュメ
モリ５００がコピーバック（ライトバック）方式の場合
には、第４実施形態と同様にキャッシュラインの入れ替
えが生じた場合に、メモリ４００へ書き込むデータをラ
イトバッファ２００ｃにライトする。そして、ライトバ
ッファ２００ｃがメモリ４００へのライトを始める前に
メモリからキャッシュへ命令をラインフェッチする。こ
れにより、ＣＰＵ１００の待ち時間を減らすことがで
き、メモリシステム全体の性能が向上する。

【００６４】また、命令フェッチ動作を優先したために
問題が発生する場合には、制御レジスタ３１０によって
命令フェッチ動作優先をライト動作優先に切り替えるこ
とができる。これにより、自己書き換え型のプログラム
を実行する場合でも、従来のような問題は発生しない。

【００６５】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００６６】(1) メモリシステムは、ＣＰＵからメモリ
へ書き込むデータをライトバッファへ一時的に保持し、
ＣＰＵからメモリへのデータライト時には、ライトバッ
ファを介してメモリにデータを書き込むとともに、デー
タをメモリの連続したアドレスに書き込むか否かのアド
レス情報をライトバッファに書き込む。そして、ＣＰＵ
からメモリへの命令フェッチ時には、ライトバッファに
書き込んだアドレス情報を確認して、メモリの連続した
アドレスにデータを書き込み中の場合、ライトバッファ
からメモリへのデータライトを継続し、メモリの不連続
なアドレスにデータを書き込む時点で、データライトを
中断して命令フェッチを行うので、メモリシステムにお
いて、主メモリとしてＤＲＡＭやＳＤＲＡＭ等のメモリ
を使用した場合でも、命令フェッチ時間とデータライト
時間の両方を効率良く短縮し、システム性能を向上させ
ることができる。

【００６７】(2) メモリシステムは、ＣＰＵからメモリ
への命令フェッチ時において、メモリの連続したアドレ
スにデータを書き込み中の場合に、ライトバッファから
メモリへのデータライトを優先するか命令フェッチを優
先するかを制御手段によって選択可能なことにより、制
御手段により命令フェッチ優先動作の許可・禁止をする
ことができ、自己書き換え型のプログラムを含む全ての
プログラムに対して本発明のメモリシステムを使用でき
る。

【００６８】(3) メモリシステムは、ライトバッファに
よってＣＰＵからメモリへ書き込むデータを一時的に保
持し、ＣＰＵからメモリへのデータライト時には、ライ
トバッファを介してメモリにデータを書き込むととも
に、データを該メモリの同一ページ内のアドレスに書き
込むか否かのページ情報をライトバッファに書き込む。
また、ＣＰＵからメモリへの命令フェッチ時には、ライ
トバッファに書き込んだページ情報を確認して、メモリ
の同一ページ内のアドレスにデータを書き込み中の場
合、ライトバッファからメモリへのデータライトを継続
し、メモリの異なるページのアドレスにデータを書き込
む時点で、データライトを中断して命令フェッチを行う
ので、メモリシステムにおいて、主メモリとしてＤＲＡ
ＭやＳＤＲＡＭ等のメモリを使用した場合でも、メモリ
に対するアクセス時間を最小に抑えることができ、メモ
リシステム全体の処理速度を向上させることができる。

【００６９】(4) メモリシステムは、ＣＰＵからメモリ
への命令フェッチ時において、制御手段によって、メモ
リの同一ページ内のアドレスにデータを書き込み中の場
合に、ライトバッファからメモリへのデータライトを優
先するか命令フェッチを優先するかを選択可能であるの
で、制御手段により命令フェッチ優先動作の許可・禁止
をすることができ、自己書き換え型のプログラムでも問
題無く実行することができる。

【００７０】(5) メモリシステムは、記憶したデータを
メモリよりも高速に読み出し可能なキャッシュメモリを
備え、ライトバッファでＣＰＵからメモリへ書き込むデ
ータを一時的に保持し、ＣＰＵまたはキャッシュメモリ
からメモリへのデータライト時には、ライトバッファを
介してメモリにデータを書き込むとともに、データをメ
モリの連続したアドレスに書き込むか否かのアドレス情
報をライトバッファに書き込む。また、ＣＰＵからメモ
リへの命令フェッチ時、またはＣＰＵの命令フェッチが
キャッシュメモリにおいてミスしたために発生したキャ
ッシュメモリからメモリへのラインフェッチ時には、ラ
イトバッファに書き込んだアドレス情報を確認して、メ
モリの連続したアドレスにデータを書き込み中の場合、
ライトバッファからメモリへのデータライトを継続し、
メモリの不連続なアドレスにデータを書き込む時点で、
データライトを中断して命令フェッチまたはラインフェ
ッチを行うので、メモリシステムにおいて、主メモリと
してＤＲＡＭやＳＤＲＡＭ等のメモリを使用した場合で
も、メモリに対するアクセス時間を最小に抑えることが
でき、メモリシステム全体の処理速度を向上させること
ができる。

【００７１】(6) メモリシステムは、ＣＰＵからメモリ
への命令フェッチ時またはラインフェッチ時において、
メモリの連続したアドレスにデータを書き込み中の場合
に、ライトバッファからメモリへのデータライトを優先
するか、命令フェッチまたはラインフェッチを優先する
か、を制御手段によって選択可能であるため、制御手段
により命令フェッチまたはラインフェッチ優先動作の許
可・禁止をすることができ、自己書き換え型のプログラ
ムでも問題無く実行することができる。

【００７２】(7) ＣＰＵからメモリへ書き込むデータを
一時的に保持するライトバッファと、記憶したデータを
該メモリよりも高速に読み出し可能なキャッシュメモリ
を備えたメモリシステムは、ＣＰＵまたはキャッシュメ
モリからメモリへのデータライト時には、ライトバッフ
ァを介してメモリにデータを書き込むとともに、データ
をメモリの連続したアドレスに書き込むか否かのアドレ
ス情報、及びデータをメモリの同一ページ内のアドレス
に書き込むか否かのページ情報をライトバッファに書き
込む。また、ＣＰＵからメモリへの命令フェッチ時、ま
たはＣＰＵの命令フェッチがキャッシュメモリにおいて
ミスしたために発生したキャッシュメモリのラインフェ
ッチ時には、ライトバッファに書き込んだアドレス情報
及びページ情報を確認して、メモリの連続したアドレス
または同一ページ内のアドレスにデータを書き込み中の
場合、ライトバッファからメモリへのデータライトを継
続し、メモリの不連続なアドレスかつ異なるページのア
ドレスにデータを書き込む時点で、データライトを中断
して命令フェッチまたはラインフェッチを行うので、メ
モリシステムにおいて、主メモリとしてＤＲＡＭやＳＤ
ＲＡＭ等のメモリを使用した場合でも、メモリに対する
アクセス時間を最小に抑えることができ、メモリシステ
ム全体の処理速度を向上させることができる。

【００７３】(8) メモリシステムは、ＣＰＵからメモリ
への命令フェッチ時またはラインフェッチ時において、
メモリの連続したアドレスまたは同一ページ内のアドレ
スにデータを書き込み中の場合に、前記ライトバッファ
から前記メモリへのデータライトを優先するか、命令フ
ェッチまたはラインフェッチを優先するか、を制御手段
によって選択可能であるため、制御手段により命令フェ
ッチまたはラインフェッチ優先動作の許可・禁止をする
ことができ、自己書き換え型のプログラムでも問題無く
実行することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るメモリシステムの
概略の構成を示したブロック図である。

【図２】本発明の第２実施形態に係るメモリシステムの
概略の構成を示したブロック図である。

【図３】本発明の第３実施形態に係るメモリシステムの
概略の構成を示したブロック図である。

【図４】本発明の第４実施形態に係るメモリシステムの
概略の構成を示したブロック図である。

【図５】本発明の第５実施形態に係るメモリシステムの
概略の構成を示したブロック図である。

【図６】ライトバッファを用いた従来のメモリシステム
の構成を示すブロック図である。

【符号の説明】

Claims

【特許請求の範囲】

【請求項１】ＣＰＵからメモリへ書き込むデータを一
時的に保持するライトバッファを備え、該ＣＰＵから該メモリへのデータライト時には、該ライ
トバッファを介して該メモリにデータを書き込むととも
に、該データを該メモリの連続したアドレスに書き込む
か否かのアドレス情報を該ライトバッファに書き込み、該ＣＰＵから該メモリへの命令フェッチ時には、該ライ
トバッファに書き込んだ該アドレス情報を確認して、該
メモリの連続したアドレスにデータを書き込み中の場
合、該ライトバッファから該メモリへのデータライトを
継続し、該メモリの不連続なアドレスにデータを書き込
む時点で、データライトを中断して命令フェッチを行う
ことを特徴とするメモリシステム。
【請求項２】前記命令フェッチ時において、前記メモ
リの連続したアドレスにデータを書き込み中の場合に、
前記ライトバッファから前記メモリへのデータライトを
優先するか命令フェッチを優先するかを選択可能な制御
手段を備えたことを特徴とする請求項１に記載のメモリ
システム。
【請求項３】ＣＰＵからメモリへ書き込むデータを一
時的に保持するライトバッファを備え、該ＣＰＵから該メモリへのデータライト時には、該ライ
トバッファを介して該メモリにデータを書き込むととも
に、該データを該メモリの同一ページ内のアドレスに書
き込むか否かのページ情報を該ライトバッファに書き込
み、該ＣＰＵから該メモリへの命令フェッチ時には、該ライ
トバッファに書き込んだ該ページ情報を確認して、該メ
モリの同一ページ内のアドレスにデータを書き込み中の
場合、該ライトバッファから該メモリへのデータライト
を継続し、該メモリの異なるページのアドレスにデータ
を書き込む時点で、データライトを中断して命令フェッ
チを行うことを特徴とするメモリシステム。
【請求項４】前記命令フェッチ時において、前記メモ
リの同一ページ内のアドレスにデータを書き込み中の場
合に、前記ライトバッファから前記メモリへのデータラ
イトを優先するか命令フェッチを優先するかを選択可能
な制御手段を備えたことを特徴とする請求項３に記載の
メモリシステム。
【請求項５】ＣＰＵからメモリへ書き込むデータを一
時的に保持するライトバッファと、記憶したデータを該
メモリよりも高速に読み出し可能なキャッシュメモリを
備え、該ＣＰＵまたは該キャッシュメモリから該メモリへのデ
ータライト時には、該ライトバッファを介して該メモリ
にデータを書き込むとともに、該データを該メモリの連
続したアドレスに書き込むか否かのアドレス情報を該ラ
イトバッファに書き込み、該ＣＰＵから該メモリへの命令フェッチ時、または該Ｃ
ＰＵの命令フェッチが該キャッシュメモリにおいてミス
したために発生した該キャッシュメモリから該メモリへ
のラインフェッチ時には、該ライトバッファに書き込ん
だ該アドレス情報を確認して、該メモリの連続したアド
レスにデータを書き込み中の場合、該ライトバッファか
ら該メモリへのデータライトを継続し、該メモリの不連
続なアドレスにデータを書き込む時点で、データライト
を中断して命令フェッチまたはラインフェッチを行うこ
とを特徴とするメモリシステム。
【請求項６】前記命令フェッチ時またはラインフェッ
チ時において、前記メモリの連続したアドレスにデータ
を書き込み中の場合に、前記ライトバッファから前記メ
モリへのデータライトを優先するか、命令フェッチまた
はラインフェッチを優先するか、を選択可能な制御手段
を備えたことを特徴とする請求項５に記載のメモリシス
テム。
【請求項７】ＣＰＵからメモリへ書き込むデータを一
時的に保持するライトバッファと、記憶したデータを該
メモリよりも高速に読み出し可能なキャッシュメモリを
備え、該ＣＰＵまたは該キャッシュメモリから該メモリへのデ
ータライト時には、該ライトバッファを介して該メモリ
にデータを書き込むとともに、該データを該メモリの連
続したアドレスに書き込むか否かのアドレス情報、及び
該データを該メモリの同一ページ内のアドレスに書き込
むか否かのページ情報を該ライトバッファに書き込み、該ＣＰＵから該メモリへの命令フェッチ時、または該Ｃ
ＰＵの命令フェッチが該キャッシュメモリにおいてミス
したために発生した該キャッシュメモリのラインフェッ
チ時には、該ライトバッファに書き込んだ該アドレス情
報及び該ページ情報を確認して、該メモリの連続したア
ドレスまたは同一ページ内のアドレスにデータを書き込
み中の場合、該ライトバッファから該メモリへのデータ
ライトを継続し、該メモリの不連続なアドレスかつ異な
るページのアドレスにデータを書き込む時点で、データ
ライトを中断して命令フェッチまたはラインフェッチを
行うことを特徴とするメモリシステム。
【請求項８】前記命令フェッチ時またはラインフェッ
チ時において、前記メモリの連続したアドレスまたは同
一ページ内のアドレスにデータを書き込み中の場合に、
前記ライトバッファから前記メモリへのデータライトを
優先するか、命令フェッチまたはラインフェッチを優先
するか、を選択可能な制御手段を備えたことを特徴とす
る請求項１乃至６のいずれかに記載のメモリシステム。