JPH06259374A - 入出力バス制御装置 - Google Patents
入出力バス制御装置Info
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- JPH06259374A JPH06259374A JP7299293A JP7299293A JPH06259374A JP H06259374 A JPH06259374 A JP H06259374A JP 7299293 A JP7299293 A JP 7299293A JP 7299293 A JP7299293 A JP 7299293A JP H06259374 A JPH06259374 A JP H06259374A
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- JP
- Japan
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- nexus
- input
- control information
- associative memory
- bus
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Abstract
(57)【要約】
【目的】 ＳＣＳＩプロトコルを用いてデータ伝送を行
う入出力バス制御装置において、少ない記憶容量と軽い
ソフトウェアの負担でＩ Ｔ Ｌ Ｑネクサスが取り扱
えるようにすること。 【構成】 ＣＰＵバス８とＳＣＳＩバス（図示せず）と
の間のデータのやり取りは、ＦＩＦＯ４１を介して行
い、ＳＣＳＩバスの制御信号は、シーケンサ４２から出
力される。そのような入出力バス制御装置（ＳＣＳＩコ
ントローラ）４に、連想メモリ４３を設ける。連想メモ
リ４３は、複数個の連想メモリセルで構成し、各連想メ
モリセルは、イニシエータ，ターゲット，論理ユニット
番号及びキュータグより成るネクサスを入れるキーの部
分と、そのネクサスに対応する制御情報アドレスを入れ
るデータの部分とで形成する。そして、ターゲットデバ
イスのディスコネクト時に、ネクサスと制御情報アドレ
スとを保持し、リコネクト時には、ネクサスに基づいて
保持しておいた制御情報アドレスを呼び出す。
う入出力バス制御装置において、少ない記憶容量と軽い
ソフトウェアの負担でＩ Ｔ Ｌ Ｑネクサスが取り扱
えるようにすること。 【構成】 ＣＰＵバス８とＳＣＳＩバス（図示せず）と
の間のデータのやり取りは、ＦＩＦＯ４１を介して行
い、ＳＣＳＩバスの制御信号は、シーケンサ４２から出
力される。そのような入出力バス制御装置（ＳＣＳＩコ
ントローラ）４に、連想メモリ４３を設ける。連想メモ
リ４３は、複数個の連想メモリセルで構成し、各連想メ
モリセルは、イニシエータ，ターゲット，論理ユニット
番号及びキュータグより成るネクサスを入れるキーの部
分と、そのネクサスに対応する制御情報アドレスを入れ
るデータの部分とで形成する。そして、ターゲットデバ
イスのディスコネクト時に、ネクサスと制御情報アドレ
スとを保持し、リコネクト時には、ネクサスに基づいて
保持しておいた制御情報アドレスを呼び出す。
Description
【０００１】
【産業上の利用分野】本発明は、入出力バスとしてＳＣ
ＳＩ(Small Computer System Interface) バスを用いた
情報処理システムにおける入出力バス制御装置に関する
ものである。
ＳＩ(Small Computer System Interface) バスを用いた
情報処理システムにおける入出力バス制御装置に関する
ものである。
【０００２】
【従来の技術】ＳＣＳＩバスは、小規模なコンピュータ
システムの入出力バスとして広く利用されている。図６
は、ＳＣＳＩバスを使用した情報処理システムの概要を
示すブロック図である。図６において、１はホスト、２
は外部記憶装置、３はＳＣＳＩバス、４，９は入出力バ
ス制御装置（ＳＣＳＩコントローラ）、５はＣＰＵ（中
央処理装置）、６はメモリ、７はＤＭＡＣ（ダイレクト
・メモリ・アクセス・コントローラ）、８はＣＰＵバ
ス、１０は磁気ディスクである。
システムの入出力バスとして広く利用されている。図６
は、ＳＣＳＩバスを使用した情報処理システムの概要を
示すブロック図である。図６において、１はホスト、２
は外部記憶装置、３はＳＣＳＩバス、４，９は入出力バ
ス制御装置（ＳＣＳＩコントローラ）、５はＣＰＵ（中
央処理装置）、６はメモリ、７はＤＭＡＣ（ダイレクト
・メモリ・アクセス・コントローラ）、８はＣＰＵバ
ス、１０は磁気ディスクである。
【０００３】ホスト１が外部記憶装置２に対してデータ
を読み書きする際、入出力バス制御装置４，９及びＳＣ
ＳＩバス３を介してデータの転送を行う。入出力バス制
御装置４，９では、ＳＣＳＩのプロトコルを制御してデ
ータの転送を行うが、その際、まず、ネクサス(nexus)
と呼ばれる関係を確立する必要がある。ネクサスでは、
イニシエータとターゲットとが必ず指定され、さらに論
理ユニット番号（ＬＵＮ）、キュータグ等が指定される
場合もある。イニシエータは、ホストコンピュータのよ
うに他のデバイスに入出力プロセスを要求するデバイス
であり、ターゲットは、磁気ディスク装置のようにイニ
シエータの要求に応えて入出力プロセスを実行するデバ
イスである。また、論理ユニット番号は、物理的には１
つのターゲットを、論理的に複数個に分割したとき、分
割した各ユニットに順に付した番号である。また、キュ
ータグは、最近制定されつつあるＳＣＳＩ−２という規
格によって提案されているタグ付コマンドキューイング
の機能を用いる際、各コマンド毎に付される番号であ
る。
を読み書きする際、入出力バス制御装置４，９及びＳＣ
ＳＩバス３を介してデータの転送を行う。入出力バス制
御装置４，９では、ＳＣＳＩのプロトコルを制御してデ
ータの転送を行うが、その際、まず、ネクサス(nexus)
と呼ばれる関係を確立する必要がある。ネクサスでは、
イニシエータとターゲットとが必ず指定され、さらに論
理ユニット番号（ＬＵＮ）、キュータグ等が指定される
場合もある。イニシエータは、ホストコンピュータのよ
うに他のデバイスに入出力プロセスを要求するデバイス
であり、ターゲットは、磁気ディスク装置のようにイニ
シエータの要求に応えて入出力プロセスを実行するデバ
イスである。また、論理ユニット番号は、物理的には１
つのターゲットを、論理的に複数個に分割したとき、分
割した各ユニットに順に付した番号である。また、キュ
ータグは、最近制定されつつあるＳＣＳＩ−２という規
格によって提案されているタグ付コマンドキューイング
の機能を用いる際、各コマンド毎に付される番号であ
る。
【０００４】ネクサスは、それがイニシエータとターゲ
ットのみを指定している場合Ｉ Ｔネクサスと呼ばれ、
イニシエータ，ターゲット及び論理ユニット番号を指定
している場合Ｉ Ｔ Ｌネクサスと呼ばれ、イニシエー
タ，ターゲット，論理ユニット番号及びキュータグを指
定している場合Ｉ Ｔ Ｌ Ｑネクサスと呼ばれる。
ットのみを指定している場合Ｉ Ｔネクサスと呼ばれ、
イニシエータ，ターゲット及び論理ユニット番号を指定
している場合Ｉ Ｔ Ｌネクサスと呼ばれ、イニシエー
タ，ターゲット，論理ユニット番号及びキュータグを指
定している場合Ｉ Ｔ Ｌ Ｑネクサスと呼ばれる。
【０００５】ここで、実際にネクサスがどの様に用いら
れるかを、ホスト１が外部記憶装置２にデータを書き込
む場合を例にして説明する。ホスト１のＣＰＵ５は、ま
ずホスト１をイニシエータとし、外部記憶装置２をター
ゲットに指定するネクサスを確立し、それに対応する制
御情報あるいは該制御情報が存在するメモリ６のアドレ
ス（以下、制御情報アドレスという）を呼び出して、そ
れらを入出力バス制御装置４を介して外部記憶装置２に
送る。次に、メモリ６中に格納してあるデータの内どの
部分のデータを外部記憶装置２に書き込むのかを指定し
て、書込コマンドを送る。
れるかを、ホスト１が外部記憶装置２にデータを書き込
む場合を例にして説明する。ホスト１のＣＰＵ５は、ま
ずホスト１をイニシエータとし、外部記憶装置２をター
ゲットに指定するネクサスを確立し、それに対応する制
御情報あるいは該制御情報が存在するメモリ６のアドレ
ス（以下、制御情報アドレスという）を呼び出して、そ
れらを入出力バス制御装置４を介して外部記憶装置２に
送る。次に、メモリ６中に格納してあるデータの内どの
部分のデータを外部記憶装置２に書き込むのかを指定し
て、書込コマンドを送る。
【０００６】続いてホスト１と外部記憶装置２との間で
入出力プロセスが開始されるが、その時、外部記憶装置
２の磁気ディスク１０では、例えば、磁気ヘッドの位置
がホスト１からのデータを書き込むべき位置にないと
き、すぐにはデータの書き込みができない。そのため、
一旦ホスト１との間の接続を切ってから（ディスコネク
ト）、磁気ヘッドを所定の位置に移動させる。そして、
磁気ヘッドが書き込み位置に移動した後、ホスト１との
間を再び接続する（リコネクト）。そのように、ディス
コネクトされるとき、後でリコネクトする場合に備え
て、入出力プロセスのネクサスと共にそれに対応する制
御情報あるいは制御情報アドレスを保持しておく必要が
ある。
入出力プロセスが開始されるが、その時、外部記憶装置
２の磁気ディスク１０では、例えば、磁気ヘッドの位置
がホスト１からのデータを書き込むべき位置にないと
き、すぐにはデータの書き込みができない。そのため、
一旦ホスト１との間の接続を切ってから（ディスコネク
ト）、磁気ヘッドを所定の位置に移動させる。そして、
磁気ヘッドが書き込み位置に移動した後、ホスト１との
間を再び接続する（リコネクト）。そのように、ディス
コネクトされるとき、後でリコネクトする場合に備え
て、入出力プロセスのネクサスと共にそれに対応する制
御情報あるいは制御情報アドレスを保持しておく必要が
ある。
【０００７】次に、従来の入出力バス制御装置におい
て、Ｉ Ｔ Ｌネクサスを用いる場合のネクサスに対応
する制御情報アドレスの管理方法を説明する。制御情報
アドレスの管理には次のようなテーブルを用いていた。
図７は、従来の入出力バス制御装置における制御情報ア
ドレスのテーブルの内容を示す図である。外部記憶装置
２がホスト１との間をディスコネクトする際に、このよ
うなテーブルに制御情報アドレスを保持しておき、リコ
ネクトする際には、ターゲットＩＤ（ＴＩＤ）と論理ユ
ニット番号（ＬＵＮ）とに基づいて、該テーブルを検索
し、求める制御情報アドレスを取り出す。
て、Ｉ Ｔ Ｌネクサスを用いる場合のネクサスに対応
する制御情報アドレスの管理方法を説明する。制御情報
アドレスの管理には次のようなテーブルを用いていた。
図７は、従来の入出力バス制御装置における制御情報ア
ドレスのテーブルの内容を示す図である。外部記憶装置
２がホスト１との間をディスコネクトする際に、このよ
うなテーブルに制御情報アドレスを保持しておき、リコ
ネクトする際には、ターゲットＩＤ（ＴＩＤ）と論理ユ
ニット番号（ＬＵＮ）とに基づいて、該テーブルを検索
し、求める制御情報アドレスを取り出す。
【０００８】ここでは、ＳＣＳＩバス３に接続されたホ
ストがホスト１だけの場合を想定して、イニシエータＩ
Ｄ（ＩＩＤ）は一定の値に定まっているものとし、ター
ゲットＩＤ（ＴＩＤ）と論理ユニット番号（ＬＵＮ）に
対応させて、制御情報アドレスがテーブル中の所定のエ
ントリに保持されるようになっている。ターゲットＩ
Ｄ，論理ユニット番号は、規格上それぞれ０〜７の８通
りの設定が可能であり、そのため、テーブルのエントリ
数は８×８＝６４となっている。ただし、ターゲットＩ
Ｄ，論理ユニット番号は、共に０〜７の全てが常に使わ
れる訳ではないので、テーブル中で実際使われるエント
リは、一部だけとなる。例えば、図７のテーブルのＴＩ
Ｄが“０”で、ＬＵＮが“１”のエントリ及びＬＵＮが
“２”のエントリには、制御情報アドレスが格納されて
いない。
ストがホスト１だけの場合を想定して、イニシエータＩ
Ｄ（ＩＩＤ）は一定の値に定まっているものとし、ター
ゲットＩＤ（ＴＩＤ）と論理ユニット番号（ＬＵＮ）に
対応させて、制御情報アドレスがテーブル中の所定のエ
ントリに保持されるようになっている。ターゲットＩ
Ｄ，論理ユニット番号は、規格上それぞれ０〜７の８通
りの設定が可能であり、そのため、テーブルのエントリ
数は８×８＝６４となっている。ただし、ターゲットＩ
Ｄ，論理ユニット番号は、共に０〜７の全てが常に使わ
れる訳ではないので、テーブル中で実際使われるエント
リは、一部だけとなる。例えば、図７のテーブルのＴＩ
Ｄが“０”で、ＬＵＮが“１”のエントリ及びＬＵＮが
“２”のエントリには、制御情報アドレスが格納されて
いない。
【０００９】このように、ＳＣＳＩバスを用いた情報処
理システムにおける従来の入出力バス制御装置（ＳＣＳ
Ｉコントローラ）では、ＳＣＳＩのプロトコルを制御す
るなどの単純な機能しか持たず、ディスコネクト時に必
要となる制御情報アドレスの保持は、ホスト１のメモリ
６に設けたテーブルにより行っていた。そして、ネクサ
スに対応する制御情報のアドレスを呼び出す処理は、Ｃ
ＰＵ５等に任せていた。Ｉ Ｔネクサス，Ｉ Ｔ Ｌネ
クサスしか用いられない場合には、それで問題はなかっ
た。
理システムにおける従来の入出力バス制御装置（ＳＣＳ
Ｉコントローラ）では、ＳＣＳＩのプロトコルを制御す
るなどの単純な機能しか持たず、ディスコネクト時に必
要となる制御情報アドレスの保持は、ホスト１のメモリ
６に設けたテーブルにより行っていた。そして、ネクサ
スに対応する制御情報のアドレスを呼び出す処理は、Ｃ
ＰＵ５等に任せていた。Ｉ Ｔネクサス，Ｉ Ｔ Ｌネ
クサスしか用いられない場合には、それで問題はなかっ
た。
【００１０】なお、このような入出力バス制御装置に関
連する従来の文献としては、例えば、"Draft Proposed
American National Standard,Small Computer Interfac
e(SCSI-II)" Rev.10h,Computer and Business Equipmen
t Manufacturers Association,1991，特開平２−６９８
５１号公報等がある。
連する従来の文献としては、例えば、"Draft Proposed
American National Standard,Small Computer Interfac
e(SCSI-II)" Rev.10h,Computer and Business Equipmen
t Manufacturers Association,1991，特開平２−６９８
５１号公報等がある。
【００１１】
【発明が解決しようとする課題】しかしながら、前記し
た従来の技術には、Ｉ Ｔ Ｌ Ｑネクサスを用いよう
とした時、キュータグは規格上２５６通りの設定が可能
であるため、制御情報アドレスのテーブルとして８×８
×２５６＝１６，３８４個のエントリを用意しなければ
ならず、膨大な記憶容量を必要とするという問題点があ
った。それに対して、例えば、ハッシュテーブルを用い
るなどしてテーブルのサイズを小さくするという手段を
採ることも考えられるが、そのような手段を採ると、そ
の分ソフトウェアの負担を大きくして入出力速度を低下
させるという別の問題点が発生する。本発明は、そのよ
うな問題点を解決することを課題とするものである。
た従来の技術には、Ｉ Ｔ Ｌ Ｑネクサスを用いよう
とした時、キュータグは規格上２５６通りの設定が可能
であるため、制御情報アドレスのテーブルとして８×８
×２５６＝１６，３８４個のエントリを用意しなければ
ならず、膨大な記憶容量を必要とするという問題点があ
った。それに対して、例えば、ハッシュテーブルを用い
るなどしてテーブルのサイズを小さくするという手段を
採ることも考えられるが、そのような手段を採ると、そ
の分ソフトウェアの負担を大きくして入出力速度を低下
させるという別の問題点が発生する。本発明は、そのよ
うな問題点を解決することを課題とするものである。
【００１２】
【課題を解決するための手段】前記課題を解決するた
め、本発明では、ＳＣＳＩプロトコルを用いてデータ伝
送を行う入出力バス制御装置において、ディスコネクト
時に、ネクサスをキーとして制御情報または制御情報ア
ドレスを保持し、リコネクト時には、該キーに基づい
て、保持しておいた制御情報または制御情報アドレスを
呼び出す連想メモリを具えることとした。
め、本発明では、ＳＣＳＩプロトコルを用いてデータ伝
送を行う入出力バス制御装置において、ディスコネクト
時に、ネクサスをキーとして制御情報または制御情報ア
ドレスを保持し、リコネクト時には、該キーに基づい
て、保持しておいた制御情報または制御情報アドレスを
呼び出す連想メモリを具えることとした。
【００１３】
【作 用】入出力プロセスの開始時に、確立されたネ
クサスに関する情報とそれに対応する制御情報自体また
は制御情報アドレスとを入出力バス制御装置内の連想メ
モリに保持しておき、リコネクト時にネクサスをキーと
して、それに対応する制御情報自体または制御情報アド
レスを検索する。そのため、少ない記憶容量と軽いソフ
トウェアの負担でＩ Ｔ Ｌ Ｑネクサスを取り扱うこ
とができ、入出力速度を向上させることができる。
クサスに関する情報とそれに対応する制御情報自体また
は制御情報アドレスとを入出力バス制御装置内の連想メ
モリに保持しておき、リコネクト時にネクサスをキーと
して、それに対応する制御情報自体または制御情報アド
レスを検索する。そのため、少ない記憶容量と軽いソフ
トウェアの負担でＩ Ｔ Ｌ Ｑネクサスを取り扱うこ
とができ、入出力速度を向上させることができる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の入出力バス制御装置の概
要を示すブロック図である。符号は、図６のものに対応
し、４１はＦＩＦＯ(First In First Out)、４２はシー
ケンサ、４３は連想メモリ、４４はレジスタである。Ｃ
ＰＵ５（図６参照）とＳＣＳＩバス３（同左）との間の
データのやり取りは、ＦＩＦＯ４１を介して行い、ＳＣ
ＳＩバス制御信号は、シーケンサ４２から出力される。
ＣＰＵ５は、ＣＰＵバス８から各種のレジスタ４４を読
み書きすることによって、シーケンサ４２の状態を読み
出したり、各種の動作を行わせたりする。
に説明する。図１は、本発明の入出力バス制御装置の概
要を示すブロック図である。符号は、図６のものに対応
し、４１はＦＩＦＯ(First In First Out)、４２はシー
ケンサ、４３は連想メモリ、４４はレジスタである。Ｃ
ＰＵ５（図６参照）とＳＣＳＩバス３（同左）との間の
データのやり取りは、ＦＩＦＯ４１を介して行い、ＳＣ
ＳＩバス制御信号は、シーケンサ４２から出力される。
ＣＰＵ５は、ＣＰＵバス８から各種のレジスタ４４を読
み書きすることによって、シーケンサ４２の状態を読み
出したり、各種の動作を行わせたりする。
【００１５】連想メモリ４３は、複数個（例えば、６４
個）の連想メモリセルから成り、図２に示すように、デ
ィスコネクト時それぞれのセルにネクサスとそれに対応
した制御情報アドレスを記憶する。ネクサスと制御情報
アドレスの記憶は、ホスト１と外部記憶装置２の両方の
連想メモリで行われ、複数のネクサスと制御情報アドレ
スを、ターゲットＩＤ（ＴＩＤ），論理ユニット番号
（ＬＵＮ）及びキュータグ（ＱＴＡＧ）に関わりなく、
メモリセルの配列順に順次記憶していく。
個）の連想メモリセルから成り、図２に示すように、デ
ィスコネクト時それぞれのセルにネクサスとそれに対応
した制御情報アドレスを記憶する。ネクサスと制御情報
アドレスの記憶は、ホスト１と外部記憶装置２の両方の
連想メモリで行われ、複数のネクサスと制御情報アドレ
スを、ターゲットＩＤ（ＴＩＤ），論理ユニット番号
（ＬＵＮ）及びキュータグ（ＱＴＡＧ）に関わりなく、
メモリセルの配列順に順次記憶していく。
【００１６】連想メモリセルのデータフォーマットは、
例えば、図３に示すようにする。連想メモリセルは、情
報を検索するのに使用するキーの部分と、データの部分
とより成る。この例では、キーは１６ビット、データは
３２ビットから成る。キーの最上位の１ビットは、その
セルが有効な情報を保持しているか否かを示すＶＡＬＩ
Ｄビットで、そのセルが有効な情報を保持していると
き、このビットが“１”となる。次の３ビットは、ネク
サスのターゲットＩＤ（ＴＩＤ）を示す。その次の３ビ
ットは、論理ユニット番号（ＬＵＮ）を示す。次の１ビ
ットは、Ｉ Ｔ ＬネクサスとＩ Ｔ Ｌ Ｑネクサスと
を区別するＱＴＡＧ ＶＡＬＩＤビットで、Ｉ Ｔ Ｌ
Ｑネクサスのとき、このビットが“１”となる。キー
の最後の８ビットは、ＱＴＡＧ ＶＡＬＩＤビットが
“１”のとき意味を持つもので、キュータグを示す。デ
ータとしては、制御情報アドレスを保持する。
例えば、図３に示すようにする。連想メモリセルは、情
報を検索するのに使用するキーの部分と、データの部分
とより成る。この例では、キーは１６ビット、データは
３２ビットから成る。キーの最上位の１ビットは、その
セルが有効な情報を保持しているか否かを示すＶＡＬＩ
Ｄビットで、そのセルが有効な情報を保持していると
き、このビットが“１”となる。次の３ビットは、ネク
サスのターゲットＩＤ（ＴＩＤ）を示す。その次の３ビ
ットは、論理ユニット番号（ＬＵＮ）を示す。次の１ビ
ットは、Ｉ Ｔ ＬネクサスとＩ Ｔ Ｌ Ｑネクサスと
を区別するＱＴＡＧ ＶＡＬＩＤビットで、Ｉ Ｔ Ｌ
Ｑネクサスのとき、このビットが“１”となる。キー
の最後の８ビットは、ＱＴＡＧ ＶＡＬＩＤビットが
“１”のとき意味を持つもので、キュータグを示す。デ
ータとしては、制御情報アドレスを保持する。
【００１７】図４は、本発明のリコネクト時の動作を説
明するための図である。図４において、４３は連想メモ
リ、４３１は連想メモリセル、４３２は比較器、４３３
はデータバッファ、４３４はＮＯＲゲートである。連想
メモリ４３は、ｎ個の連想メモリセル４３１と、ｎ個の
比較器４３２と、ｎ個のデータバッファ４３３及びｎ入
力のＮＯＲゲート４３４とから成っている。リコネクト
時には、シーケンサ４２（図１参照）から連想メモリ４
３にターゲットＩＤ（ＴＩＤ），論理ユニット番号（Ｌ
ＵＮ），キュータグ有効信号（ＱＴＡＧ ＶＡＬＩ
Ｄ），キュータグ（ＱＴＡＧ）等のネクサス情報が入力
される。
明するための図である。図４において、４３は連想メモ
リ、４３１は連想メモリセル、４３２は比較器、４３３
はデータバッファ、４３４はＮＯＲゲートである。連想
メモリ４３は、ｎ個の連想メモリセル４３１と、ｎ個の
比較器４３２と、ｎ個のデータバッファ４３３及びｎ入
力のＮＯＲゲート４３４とから成っている。リコネクト
時には、シーケンサ４２（図１参照）から連想メモリ４
３にターゲットＩＤ（ＴＩＤ），論理ユニット番号（Ｌ
ＵＮ），キュータグ有効信号（ＱＴＡＧ ＶＡＬＩ
Ｄ），キュータグ（ＱＴＡＧ）等のネクサス情報が入力
される。
【００１８】シーケンサ４２から入力されたネクサス情
報は、ｎ個の比較器４３２の一方の入力端子に入力さ
れ、比較器４３２のもう一方の入力端子には、対応する
連想メモリセル４３１に保持されているキーデータが入
力される。比較器４３２は、入力されたネクサス情報と
連想メモリセル４３１のキーデータとを比較し、一致す
れば一致信号“１”をデータバッファ４３３及びＮＯＲ
ゲート４３４に出力する。データバッファ４３３は、ネ
クサス情報と一致するキーを持った連想メモリセル４３
１のデータを、制御情報アドレスとして出力する。ま
た、もしネクサス情報と一致するキーが存在しなかった
ときは、いずれの比較器４３２の出力も“０”となるた
め、ＮＯＲゲート４３４の出力が“１”となって、シー
ケンサ４２にエラーを報告する。
報は、ｎ個の比較器４３２の一方の入力端子に入力さ
れ、比較器４３２のもう一方の入力端子には、対応する
連想メモリセル４３１に保持されているキーデータが入
力される。比較器４３２は、入力されたネクサス情報と
連想メモリセル４３１のキーデータとを比較し、一致す
れば一致信号“１”をデータバッファ４３３及びＮＯＲ
ゲート４３４に出力する。データバッファ４３３は、ネ
クサス情報と一致するキーを持った連想メモリセル４３
１のデータを、制御情報アドレスとして出力する。ま
た、もしネクサス情報と一致するキーが存在しなかった
ときは、いずれの比較器４３２の出力も“０”となるた
め、ＮＯＲゲート４３４の出力が“１”となって、シー
ケンサ４２にエラーを報告する。
【００１９】これと同様なことが外部記憶装置２側の入
出力バス制御装置９にある連想メモリでもおこなわれる
が、入出力バス制御装置９の連想メモリにおいては、キ
ーとして制御情報アドレスが用いられ、出力されるのは
それに対応したネクサス情報になる。リコネクト時に
は、入出力バス制御装置９の連想メモリから出力された
ネクサス情報が、シーケンサ４２を介して上記比較器４
３２に入力される訳である。
出力バス制御装置９にある連想メモリでもおこなわれる
が、入出力バス制御装置９の連想メモリにおいては、キ
ーとして制御情報アドレスが用いられ、出力されるのは
それに対応したネクサス情報になる。リコネクト時に
は、入出力バス制御装置９の連想メモリから出力された
ネクサス情報が、シーケンサ４２を介して上記比較器４
３２に入力される訳である。
【００２０】この実施例のようにすれば、リコネクト時
に制御情報アドレスを呼び出すのに、外部記憶装置２側
から与えられるネクサス情報に基づいて、連想メモリ４
３が自動的に制御情報アドレスを出力するので、ＣＰＵ
１を介在させる必要はなく、その分処理速度が速くな
る。
に制御情報アドレスを呼び出すのに、外部記憶装置２側
から与えられるネクサス情報に基づいて、連想メモリ４
３が自動的に制御情報アドレスを出力するので、ＣＰＵ
１を介在させる必要はなく、その分処理速度が速くな
る。
【００２１】図５は、比較器の詳細な構造を示す図であ
る。図５において、４３２−１はＡＮＤゲート、４３２
−２〜４３２−５は排他的ＮＯＲゲート、４３２−６は
ＮＯＴゲート、４３２−７はＯＲゲートである。排他的
ＮＯＲゲート４３２−２〜４３２−４は、２つの入力が
一致したときのみ“１”をＡＮＤゲート４３２−１に出
力する。排他的ＮＯＲゲート４３２−５，ＮＯＴゲート
４３２−６及びＯＲゲート４３２−７より成る回路は、
ＱＴＡＧ ＶＡＬＩＤが“０”のときは、ＱＴＡＧの如何
にかかわらずＡＮＤゲート４３２−１に“１”を出力す
る。しかし、ＱＴＡＧ ＶＡＬＩＤが“１”のときは、
排他的ＮＯＲゲート４３２−５に入力される２つのＱＴ
ＡＧが一致したときのみ“１”をＡＮＤゲート４３２−
１に出力する。
る。図５において、４３２−１はＡＮＤゲート、４３２
−２〜４３２−５は排他的ＮＯＲゲート、４３２−６は
ＮＯＴゲート、４３２−７はＯＲゲートである。排他的
ＮＯＲゲート４３２−２〜４３２−４は、２つの入力が
一致したときのみ“１”をＡＮＤゲート４３２−１に出
力する。排他的ＮＯＲゲート４３２−５，ＮＯＴゲート
４３２−６及びＯＲゲート４３２−７より成る回路は、
ＱＴＡＧ ＶＡＬＩＤが“０”のときは、ＱＴＡＧの如何
にかかわらずＡＮＤゲート４３２−１に“１”を出力す
る。しかし、ＱＴＡＧ ＶＡＬＩＤが“１”のときは、
排他的ＮＯＲゲート４３２−５に入力される２つのＱＴ
ＡＧが一致したときのみ“１”をＡＮＤゲート４３２−
１に出力する。
【００２２】なお、実施例の説明では、連想メモリ４３
に保持するデータとして制御情報アドレスを用いたが、
制御情報それ自体を保持させるようにすることもでき
る。
に保持するデータとして制御情報アドレスを用いたが、
制御情報それ自体を保持させるようにすることもでき
る。
【００２３】
【発明の効果】以上述べた如く、本発明の入出力バス制
御装置によれば、少ない記憶容量と軽いソフトウェアの
負担でＩ Ｔ Ｌ Ｑネクサスを取り扱うことができ、
入出力速度を向上させることができる。
御装置によれば、少ない記憶容量と軽いソフトウェアの
負担でＩ Ｔ Ｌ Ｑネクサスを取り扱うことができ、
入出力速度を向上させることができる。
【図１】 本発明の入出力バス制御装置の概要を示すブ
ロック図
ロック図
【図２】 連想メモリに記憶された内容の概要を示す図
【図３】 連想メモリセルのデータフォーマットの一例
を示す図
を示す図
【図４】 本発明のリコネクト時の動作を説明するため
の図
の図
【図５】 比較器の詳細な構造を示す図
【図６】 ＳＣＳＩバスを使用した情報処理システムの
概要を示すブロック図
概要を示すブロック図
【図７】 従来の入出力バス制御装置における制御情報
アドレスのテーブルの内容を示す図
アドレスのテーブルの内容を示す図
１…ホスト、２…外部記憶装置、３…ＳＣＳＩバス、４
…入出力バス制御装置、５…ＣＰＵ、６…メモリ、７…
ＤＭＡＣ、８…ＣＰＵバス、９…ＳＣＳＩコントロー
ラ、１０…磁気ディスク、４１…ＦＩＦＯ、４２…シー
ケンサ、４３…連想メモリ、４４…レジスタ、４３１…
連想メモリセル、４３２…比較器、４３３…データバッ
ファ、４３４…ＮＯＲゲート、４３２−１…ＡＮＤゲー
ト、４３２−２〜４３２−５…排他的ＮＯＲゲート、４
３２−６…ＮＯＴゲート、４３２−７…ＯＲゲート
…入出力バス制御装置、５…ＣＰＵ、６…メモリ、７…
ＤＭＡＣ、８…ＣＰＵバス、９…ＳＣＳＩコントロー
ラ、１０…磁気ディスク、４１…ＦＩＦＯ、４２…シー
ケンサ、４３…連想メモリ、４４…レジスタ、４３１…
連想メモリセル、４３２…比較器、４３３…データバッ
ファ、４３４…ＮＯＲゲート、４３２−１…ＡＮＤゲー
ト、４３２−２〜４３２−５…排他的ＮＯＲゲート、４
３２−６…ＮＯＴゲート、４３２−７…ＯＲゲート
Claims (1)
- 【請求項１】 ＳＣＳＩプロトコルを用いてデータ伝送
を行う入出力バス制御装置において、ディスコネクト時
に、ネクサスをキーとして制御情報または制御情報アド
レスを保持し、リコネクト時には、該キーに基づいて、
保持しておいた制御情報または制御情報アドレスを呼び
出す連想メモリを具えたことを特徴とする入出力バス制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299293A JPH06259374A (ja) | 1993-03-08 | 1993-03-08 | 入出力バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299293A JPH06259374A (ja) | 1993-03-08 | 1993-03-08 | 入出力バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259374A true JPH06259374A (ja) | 1994-09-16 |
Family
ID=13505417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299293A Pending JPH06259374A (ja) | 1993-03-08 | 1993-03-08 | 入出力バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06259374A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1288774A2 (en) * | 2001-08-30 | 2003-03-05 | STMicroelectronics, Inc. | Integrated drive controller for systems with integrated mass storage |
| JP2007249646A (ja) * | 2006-03-16 | 2007-09-27 | Fujitsu Ltd | データ読出方法及びデータ読出装置 |
-
1993
- 1993-03-08 JP JP7299293A patent/JPH06259374A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1288774A2 (en) * | 2001-08-30 | 2003-03-05 | STMicroelectronics, Inc. | Integrated drive controller for systems with integrated mass storage |
| EP1288774A3 (en) * | 2001-08-30 | 2007-04-04 | STMicroelectronics, Inc. | Integrated drive controller for systems with integrated mass storage |
| JP2007249646A (ja) * | 2006-03-16 | 2007-09-27 | Fujitsu Ltd | データ読出方法及びデータ読出装置 |
| US7769911B2 (en) | 2006-03-16 | 2010-08-03 | Fujitsu Limited | Data reading method and data reading apparatus |
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