JPH0355642A - メモリー制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は中央演算処理装置（以下単にＣＰＵと言う）
とメモリのアーキテクチャに関し、特にＣＰＵとメモリ
との間のデータ転送を制御するメモリー制御方式に関す
る。

〔従来の技術〕

従来、この種のメモリー制御方式、特にメモリがＣＰＨ
に密接合された装置においては、メモリとＣＰＵｏ間の
データ・パツファにはラッチ機能が無いか、あるいはラ
ッチ機能のあるデータ・バツファがあったとしても、デ
ータ転送の際にＣＰＵ自身、あるいはメモリ素子が要求
するデータ信号の確定時間を保証するものであった。

〔発明が解決しようとする課題〕

上述した従来のメモリー制御方式は、データ転送の際の
データ信号の確定時間を保証することを目的としてＣＰ
Ｕとメモリ間κデータ・ラッチがあったとしても、メモ
リからデータを読み出そうとしたとき、たとえ前回のメ
モリ・アクセスと同一のアドレスに読みだし動作が要求
されても、メモリコントローラが必ずメモリの読みだし
動作を行なった。しかし、最近ではＣＰＵの動作周波数
の向上のほうが、メモリ素子の動作周波数の向上を上回
っている。そのため、０１Ｕがゼロ・ウェイト・ステイ
トでメモリ・サイクルを実行する時間よシ、メモリのデ
ータ読み出し動作が終了するまでの時間が長い分だけ待
たねばならないという欠点がある。

〔課題を解決するための手段〕

この発明に係るメモリー制御方式は、メモリ・アクセス
ごとのメモリ・アドレスを記憶する手段と、メモリ・ア
クセス開始時にメモリ・アドレスを、記憶されている該
メモリ・アドレスと比較して同一であればメモリへの読
み出し動作を省略して該読み出しデータの記憶手段から
データを読み出して中央演算処理装置へ転送する手段と
を有している。

〔作　用〕

この発明はメモリ・アクセス時間を短縮することができ
る。

〔実施例〕

図はこの発明に係るメモリー制御方式の一実施例を示す
ブロック図である。同図において、１はバスサイクルを
起動したとき、そのアドレス信号ヲＣＰＵアドレスバス
２に出力し、制御信号ｉｃＰＵ制御バス３に出力するＣ
ＰＵ，４はＣＰＵアドレスバス２からアドレス信号が入
力し、ＣＰＵ制御バス３から制御信号が入力し、一致信
号線５から一致信号が入力し、メモリの読み書きに必要
なリードライト信号がメモリ制御パス６に出力し、デー
タラッチ制御信号がデータラッチ制御線Ｉに出力し、ア
クセス・レジスタ制御信号をアクセスレジスタ制御線８
に出力するメモリコン１・ローラ、９はアクセスレジス
タ制御線８から入力するアクセスレジスタ制御信号の指
示によｖＣＰＵアドレスパス２の内容を保持するアクセ
ス・レジスタ、１０はこのアクセス・レジスタ９の内容
とＣＰＵアドレスバス２上のアドレスを比較して両者が
一致したとき一致信号を一致信号線５に出力する比較器
、１１はメモリ制御バス６からリードライト信号が入力
するが、この信号が読み出し指示であれば読み出し動作
を実行し、データをメモリ側データバス１２に出力する
メモリ、１３はデータ・ラッチ制御線７から入力するデ
ータラッチ制御信号の指示に従い、メモリ１１からの読
み出しデータを保持しそしてＣＰＵ側データパス１４に
データｋｍ刀するデータラッチである。

次に、上記構或によるメモリー制御方式の動作について
説明するｅ１ず、ＣＰＵ１があるバスサイクルを起動す
ると、制御信号’ｉ　ＣＰＵ制御パス３を介してメモリ
コントローラ４に出のする。このメモリコントローラ４
はこの制御信号の入力によシ、その制御信号が読み出し
指示であるかどうかを調べる。そして、パスサイクルが
読み出し指示であればメモリコントローラ４は比較器１
０から一致信号線５を介して入力する一致信号の状態を
調べる。この状態が真でなければアクセスレジスタ９に
保持されている前回の読み出しアドレスと現在のアドレ
スとの比較結果が異なることを示す。この場合、メモリ
コントローラ４はメモリ１１にメモリ制御バス６を通し
て読み出しの制御を行なう。

このとき、同時にアクセスレジスタ９はアクセスレジス
タ制御線８を介して入力するアクセスレジスタ制御信号
によ，ｊ）　ＣＰＵアドレスバス２から入力するアドレ
ス信号を保持する。そして、メモリ１１が読み出し動作
を実行してその読み出しデータをメモリ側データパス１
２を介してデータラッチ１３に出力する。そして、メモ
リコントローラ４はデータラッチ制御信号をデータラッ
チ制御練７　ｒＱ−らデータラッチ１３に出力してメモ
リ１１からの読み出しデータ’ｉ　ＣＰＩＪ側データバ
ス１４へ出力すると同時に読み出しデータの保持を指示
する。一方、パスサイクルが読み出し指示であシ、かつ
一致信号線５に出力された一致信号の状態が真であれば
アクセスレジスタ９に保持されている前回の読み出しア
ドレスと現在のアドレスとの比較結果が一致することを
示す。この場合、メモリコントローラ４はメモリ１１の
読み出し動作を実行せず、データラッチ制御信号線７を
介してデータラッチ制御信号をデータラッチ１３に出力
する。このため、データラッチ１３はこのデータラッチ
制御信号の入力によシ、保持している前回の読み出され
たデータｉ　ＣＰＵ側データパス１４に出力する。

なお、ＣＰＵの命令の例ではＣＰＵ自身の高性能化にと
もないＣＰＵが一回のパスアクセスで読み込むデータの
バイト数が、例えば４バイトといったように大’ａ＜ｉ
つてきている。これにともなって、メモリの読み出しも
一度に４バイト単位で読み出せる工うに構成することに
なる。一方、命令としてはバイト単位のデータのやク取
Ｆ）ｋ実現する必要があシ，　　ＣＰＵからのアドレス
は最下位の２ビットの指定は必要なく、４バイト境界単
位で指示し、同時に制御信号の一部としてバイト毎の要
求信号を供給する方式が取られる。このような構成にお
いて、１バイト単位の連続アクセス命令、例えばＭＯＶ
Ｅ−ＳＴＲＩＮＧ　命令’ｉ　ＣＰＵが実行する場合に
、最初の１バイトｋ読み込むときに、メモリからは４バ
イト一括でデータの読み込みが行なわれておシ、引き続
くバイトの読み出しデータランチから行うことができる
。このＭＯＶＥ−　ＳＴＲＩＮＧ　　命令の実行形態と
しては移動元のアドレスの読み出しと移動先のアドレス
の書き込みが交互に実行することになるが、上記実施例
では書き込み動作時にアクセスレジスタとデータラッチ
の内容を更新しないので問題なく動作することができる
。

〔発明の効果〕

以上詳細に説明したように、この発明に係るメモリー制
御方式によれば、メモリアドレス’ｒ記憶するレジスタ
と、この内容と現在のメモリアドレスとを比較する比較
手段を有し、比較結果が同一のときにはデータラッチに
保持されている前回の読み出しデータをＣＰＵに転送す
ることにょシ、ＣＰＵがメモリに対してバスサイクルを
実行する時間よク、メモリのデータ読み出し動作が終了
する渣での時間が長い分だけメモリアクセスの高速化を
実現することができる効果がある。

【図面の簡単な説明】

図はこの発明に係るメモリー制御方式の一実施例を示す
ブロック図である。 １・・・・中央演算処理装置（ＣＰＵ）　、２・・・・
ＣＰＵアドレスバス、３・・・・ＣＰＵ制御ハス、４・
・・・メモリコントローラ、５・・・・一致信号線、６
・・・・メモリ制御パス、７・・・・データラッチ制御
線、８・・・・アクセスレジスタ制御線、９・・・・ア
クセスレジスタ、１０・・・・比較器、１１・・・・メ
モリ、１２・・・・メモリ側データパス、１３・・・・
データラッチ、１４・・・・ＣＰＵ側データバス。

Claims (1)

【特許請求の範囲】
1. 　中央演算処理装置と、この中央演算処理装置に接続し
   たメモリと、このメモリからの読み出しデータの記憶手
   段とを含む情報処理装置において、メモリ・アクセスご
   とのメモリ・アドレスを記憶する手段と、メモリ・アク
   セス開始時にメモリ・アドレスを、記憶されている該メ
   モリ・アドレスと比較して同一であればメモリへの読み
   出し動作を省略して該読みだしデータの記憶手段からデ
   ータを読み出して中央演算処理装置へ転送する手段とを
   備えたことを特徴とするメモリー制御方式。