JPH0563829B2 - - Google Patents

Info

Publication number
JPH0563829B2
JPH0563829B2 JP59091221A JP9122184A JPH0563829B2 JP H0563829 B2 JPH0563829 B2 JP H0563829B2 JP 59091221 A JP59091221 A JP 59091221A JP 9122184 A JP9122184 A JP 9122184A JP H0563829 B2 JPH0563829 B2 JP H0563829B2
Authority
JP
Japan
Prior art keywords
data
data transfer
address
control device
transfer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59091221A
Other languages
English (en)
Other versions
JPS60235269A (ja
Inventor
Masayuki Hanada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP59091221A priority Critical patent/JPS60235269A/ja
Priority to US06/731,941 priority patent/US4723223A/en
Publication of JPS60235269A publication Critical patent/JPS60235269A/ja
Publication of JPH0563829B2 publication Critical patent/JPH0563829B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はDMA（Direct Memory Access）動
作を行なうデータ転送制御装置に関するもので、
特にデータがリング状に連らなつて入出力される
デイスクなどの分野に使用されるものである。
〔発明の技術的背景とその問題点〕
CPU（中央処理装置）は、データ転送制御装置
にデータ転送領域の先頭及び最終アドレスを与
え、次にＩ／Ｏ装置（入出力装置）に先頭アドレ
スのメモリとの入出力を行なうデータからのアク
セスを指示する。Ｉ／Ｏ装置は、データのアクセ
スが可能となるたびにデータ転送制御装置にデー
タ転送要求を出し、メモリとＩ／Ｏ装置との間の
データ転送が１つづつ行なわれ、データ転送アド
レスが最終アドレスに等しくなつたときデータ転
送を終了する。このデータ転送中CPUは関与せ
ず、他のデータ処理プログラムを実行できる一
方、データ転送制御装置はCPUに比べ専用化さ
れているため、プログラムフエツチや割込監視が
ない分、高速にデータ転送が可能である。
従来のデータ転送制御装置は、データ転送領域
の先頭アドレス及び最終アドレスをCPUから得
た後は、Ｉ／Ｏ装置からのデータ転送要求が来る
と先頭アドレスのメモリとＩ／Ｏ装置との間のデ
ータ入出力制御を行ない、データ入出力が終了す
るごとにアドレスの値を増加させて次のデータ転
送要求に対する準備を行ない、そのアドレスが最
終アドレスに一致すると転送終了信号をCPUに
伝える方式が用いられてきた。Ｉ／Ｏ装置がプリ
ンタや通信回線のような場合はデータの性質上、
上記方式とせざると得ないものの、Ｉ／Ｏ装置が
デイスクなどの回転系を持つものの場合、CPU
がＩ／Ｏ装置にアクセス要求を行なつたとき、デ
イスクから読み出されるデータが先頭アドレスの
メモリに対応しない場合例えばヘツドが先頭アド
レスの個所に対向しない場合、対象領域内のデー
タであつても転送できず、先頭アドレスに対応す
るまで待たされることがあつた。特にフロツピー
デイスクのように１回転に167ミリ秒も必要な場
合はなかなか転送が開始されず、転送開始後のス
ピードは早くても実効的なデータ転送速度が向上
しないことが多かつた。
〔発明の目的〕
本発明は上記実情に鑑みてなされたもので、
Ｉ／Ｏ装置のアクセスタイムを最小にして実効的
なデータ転送速度の低下を小さくしたデータ転送
制御装置を提供しようとするものである。
〔発明の概要〕
本発明ではデータ転送装置内に、先頭アドレス
及び最終アドレスを保持するレジスタ以外に、現
在転送対象のアドレスを保持するレジスタと残り
データ転送数を保持するレジスタを設けること
で、CPUから与えられた領域内の任意のアドレ
スを先頭にしてデータ転送を開始できる。例えば
ヘツドが対向した任意の個所から、先頭アドレス
の個所を待たずに即転送開始できる。これにより
CPUはＩ／Ｏ装置のアクセス対象のデータの中
で一番アクセスタイムの小さなデータのメモリア
ドレスをＩ／Ｏ装置から得てデータ転送制御装置
に与えると共に、データへのアクセス開始をＩ／
Ｏ装置に指示するだけで、従来のデータ制御装置
と同様に取り扱うことができるものである。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明す
る。第１図は本発明のデータ制御装置の構成図で
ある。１はデータ転送対象のメモリ領域の先頭ア
ドレスを保持する先頭アドレスレジスタ、２はデ
ータ転送対象のメモリ領域の最終アドレスを保持
する最終アドレスレジスタ、３は現在のデータ転
送対象のメモリアドレスを保持する転送アドレス
レジスタ、４はレジスタ１，２に保持されたアド
レス情報により得られる転送総データ数を保持す
るデータ転送数カウンタレジスタ、５はデータ転
送要求に応じてレジスタ３に保持されたアドレス
情報の内容を変化させ、同時にレジスタ４に保持
されたデータ数を一定数減じたと等価の演算を行
なわせるためのカウンタ及びレジスタ内容変化信
号線、６はレジスタ２に保持されたアドレス情報
とレジスタ３に保持されたアドレス情報との比較
を行ないこの比較結果に応じてレジスタ３に、レ
ジスタ１に保持されているアドレス情報を格納さ
せる比較器、７は比較器６での比較内容が一致し
たときアクテイブ状態になる比較器の出力信号
線、８はレジスタ４内で一定数を減じた結果デー
タ数が零になつたことを検出する検出回路、９は
この検出回路８で零検出が行なわれるまでデータ
転送処理を行ない、零検出が行なわれたらデータ
転送処理を終了させるコントロール部、１０は
Ｉ／Ｏ装置からの要求信号線、１１はCPUへの
要求信号線、１２はCPUからの要求許可信号線、
１３はＩ／Ｏ装置への許可信号線、１４〜１７は
メモリ及びＩ／Ｏ装置に対する読み書き制御信号
線、１８はCPUへの転送終了を伝える信号線、
１９はアドレスバス、２０はデータバスである。
第２図ａ，ｂは、上記構成の動作を説明するた
めのフローチヤートであり、以下、この図をも適
宜参照して、第１図の動作を説明する。まず、図
示されないCPUからデータバス２０を通じて先
頭アドレスレジスタ１、最終アドレスレジスタ２
及びデータ転送数カウンタレジスタ４に、それぞ
れ転送データ領域の先頭アドレス、最終アドレス
およびそれら二つから得られる転送データ数が格
納される（ステツプS1〜S3）。ここでCPUは、図
示されないＩ／Ｏ装置（ここでは回転系デイス
ク）に対して、最小アクセスタイムのデータの
Ｉ／Ｏ装置内でのアドレス（例えば指定トラツク
のセクタアドレス）を調べ、その値から転送領域
内の上記最小アクセスタイムのアドレスを計算し
（ステツプS4，S5）、これをデータバス２０を通
じて転送アドレスレジスタ３にセツトする（ステ
ツプS6）と共に、Ｉ／Ｏ装置に対して、そのデ
ータからのアクセスを指示する（ステツS7）。
Ｉ／Ｏ装置でデータへのアクセスが可能になる
と（ステツプS8）、Ｉ／Ｏ装置からは、信号線１
０を通じてコントロール部９に入力要求がなされ
る（ステツプS9）。コントロール部９は、CPUに
対してデータ及びアドレスバス及びメモリとＩ／
Ｏ装置に対する制御線の解放を信号線１１を通じ
て要求する（ステツプS10）。CPUはその要求を
受け付けられるようになると（ステツS11）、信
号線１２を通じてコントロール部９に許可信号を
送る。コントロール部９は、許可信号を得ると、
信号線１３を通じてＩ／Ｏ装置に要求が受け付け
られ転送可能になつたことを知らせると同時に、
信号線１９を通じてアドレスを出力するとともに
信号線１４〜１７を通じてメモリ及びＩ／Ｏ装置
に対する制御を行う。
このことを、Ｉ／Ｏ装置からメモリへのデータ
転送の場合で説明すると、この時、メモリに対し
ては書き込み制御信号が、Ｉ／Ｏ装置には読み出
し制御信号が与えられる一方、転送アドレスレジ
スタ３の内容がアドレスバス１９を通じてメモリ
に与えられる。Ｉ／Ｏ装置は、制御信号に従つて
データをデータバス２０上に出力し、メモリは、
書き込み制御信号によりバス上のアドレスのメモ
リにデータを書き込む（ステツプS12，S13，
S13′）。この書き込み動作終了時に（ステツプ
S14）、コントローラ部９から信号線５を通じて
データ転送数カウンタレジスタ４に対しては、そ
の内容を−１（「１」だけ減算）し（ステツプ
S15）、転送アドレスレジスタ３に対しては、そ
の内容を＋１（「１」だけ加算）する信号が与えら
れる（ステツプS18）。この時、最終アドレスレ
ジスタ２の内容と転送アドレスレジスタ３の内容
が一致するか否かを調べる比較器６の出力線７
が、一致する信号を伝えているときは、転送アド
レスレジスタ３は、内容を＋１する代わりに、先
頭アドレスレジスタ１の内容を格納する（ステツ
プS16，S17）。またデータ転送数カウンタレジス
タ４も、内容を−１した結果、零となつたとき
は、検出回路８によつてコントロール部９に信号
が伝えられ、その結果コントロール部９は、信号
線１８を通じてCPUにデータ転送が終了したこ
とを知らせる（ステツプS19〜ステツプS20）。そ
れでコントロール９は、CPUにバス権を返却す
ることになる（ステツプS21）。
Ｉ／Ｏ装置から１つのデータを転送した後、次
のデータの準備に時間がかかるときは、ステツプ
S19，S22のルートにより、Ｉ／Ｏ装置は一度信
号線１０を通じて出力していた要求を解除すると
共に、データバス２０への出力を止める。これに
よりデータ転送制御装置は、信号線１１を通じて
出力していたCPUへの要求を解除すると共に、
制御線１４〜１７の解放、アドレスバス１９の解
放を行う。CPUは、要求がなくなると共に許可
信号を解除し、Ｉ／Ｏ装置からの次の要求がある
まで（ステツプS23）他のプログラムの実行を再
開する。その後、次のデータ転送要求があると、
ステツプS23からステツプS7，S8間の処理に戻る
ものである。
Ｉ／Ｏ装置で次のデータが準備できたときは上
記動作を繰り返す。Ｉ／Ｏ装置からのデータの読
み出し速度が充分早い時は、Ｉ／Ｏ装置のデータ
転送要求が解除されても、データ転送制御装置は
CPUに対する要求を解除しないで、次のデータ
転送要求を待つようにする方法が採用される。
このようなデータ転送制御装置によれば、Ｉ／
Ｏ装置となるデイスクの１トラツク分のデータを
メモリ上に読み出す時を例に示すと、従来のデー
タ転送制御装置では、このデータ転送に要する時
間は、平均アクセス時間とデイスクデータ転送時
間の和になる。平均アクセス時間はデイスクのト
ラツク間のヘツド移動時間を除くとデイスクの1/
２回転の時間に等しく、デイスクデータ転送時間
も１トラツク分のデータを転送する時は、デイス
ク１回転の時間に等しい。これからヘツドのトラ
ツク間移動時間を除くと、平均的にデータ読み出
しに要する時間はデイスクの3/2回転に等しい時
間となる。一方本発明のデータ転送制御装置を利
用すれば、平均アクセス時間が零に近い値とな
い、同じデータを読み出すのに要求する時間は、
ヘツドのトラツク間移動時間を除くとデイスクの
１回転に等しい時間となる。フロツピーデイスク
のように、１回転に167ミリ秒も要するようなデ
イスクをアクセスするときは、その差は約880ミ
リ秒に近くなり、本発明のデータ転送制御装置を
用いれば大幅なデータのスループツトの向上が得
られるものである。
なお、本発明は実施例に限られることなく種々
の応用が可能である。例えば実施例では、転送デ
ータカウンタレジスタ３の内容をCPUからセツ
トするようにしたが、データ転送制御装置内に引
き算器を用意し、CPUからは通常の先頭アドレ
ス及び最終アドレスをセツトして自動的にカウン
タレジスタ３に値がセツトされるようにしてもよ
い。またCPUから先頭アドレスと転送データ数
をセツトするようにし、加算器を設けて最終アド
レスを得てもよい。またデータ転送毎に変化させ
るアドレスレジスタやカウンタレジスタの値は
「１」で説明したが、データに対する番地付のや
り方などによつては「１」以外の値でもよい。又
転送アドレスの変化も＋１で説明したが逆方向の
−１でもよくこの時は、先頭アドレスとの比較を
行ない一致すれば、最終アドレスをセツトするよ
うにする。
〔発明の効果〕
以上説明した如く本発明によれば、Ｉ／Ｏ装置
のアクセスタイムを最小にして、実効的なデータ
転送速度の低下を小さくしたデータ転送制御装置
を提供することができるものである。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成図、第２
図ａ，ｂは同構成の動作を説明するためのフロー
チヤートである。 １…先頭アドレスレジスタ、２…最終アドレス
レジスタ、３…転送アドレスレジスタ、４…デー
タ転送数カウンタレジスタ、５，７，１０〜１８
…信号線、．…比較器、８…検出回路、９…コン
トロール部、１９…アドレスバス、２０…データ
バス。

Claims (1)

  1. 【特許請求の範囲】 １ データ転送対象のメモリ領域の先頭アドレス
    を保持する第１の手段と、データ転送対象のメモ
    リ領域の最終アドレスを保持する第２の手段と、
    はじめに検出されたデータ転送対象のうちの最小
    アクセスタイム箇所に応じた初期のアドレスを格
    納し、その後データ転送要求に応じてカウントが
    行われるように前記初期のアドレスの値を徐々に
    変化させるカウンタ機能を有した第３の手段と、
    前記第１及び第２の手段により得られる転送総デ
    ータ数をはじめに格納し、その後前記データ転送
    要求に応じて前記総データ数を一定数減じたと等
    価の演算を行うカウンタ機能を有した第４の手段
    と、前記第２または第１の手段に保持されたアド
    レス情報と第３の手段に保持されたアドレス情報
    との比較を行ないこの比較結果に応じて前記第３
    の手段に、前記第１または第２の手段に保持され
    ているアドレス情報を格納させるための経路をつ
    くる第５の手段と、前記第４の手段で前記一定数
    を減じた結果データ数が零に対応したことを検出
    する第６の手段と、前記データ転送要求に応じて
    前記第３、第４の手段のカウンタ機能を行わせる
    ための信号を送る手段、及び前記第６の手段の出
    力に応じてデータ転送制御を停止させる第７の手
    段とを具備したことを特徴とするデータ転送制御
    装置。 ２ 前記第４の手段の入力は、前記第１及び第２
    の手段に保持されたアドレス情報を入力とした減
    算器の出力であることを特徴とする特許請求の範
    囲第１項に記載のデータ転送制御装置。 ３ 前記第２の手段の入力は、前記第１の手段及
    び第４の手段にはじめに保持されたそれぞれアド
    レス及びデータ数の情報を入力とした加算器の出
    力であることを特徴とした特許請求の範囲第１項
    に記載のデータ転送制御装置。
JP59091221A 1984-05-08 1984-05-08 デ−タ転送制御装置 Granted JPS60235269A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59091221A JPS60235269A (ja) 1984-05-08 1984-05-08 デ−タ転送制御装置
US06/731,941 US4723223A (en) 1984-05-08 1985-05-08 Direct memory access controller for reducing access time to transfer information from a disk

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59091221A JPS60235269A (ja) 1984-05-08 1984-05-08 デ−タ転送制御装置

Publications (2)

Publication Number Publication Date
JPS60235269A JPS60235269A (ja) 1985-11-21
JPH0563829B2 true JPH0563829B2 (ja) 1993-09-13

Family

ID=14020366

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59091221A Granted JPS60235269A (ja) 1984-05-08 1984-05-08 デ−タ転送制御装置

Country Status (2)

Country Link
US (1) US4723223A (ja)
JP (1) JPS60235269A (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1242809A (en) * 1985-12-20 1988-10-04 Mitel Corporation Data storage system
JPS6356754A (ja) * 1986-08-28 1988-03-11 Toshiba Corp 入出力チヤネル
US5134699A (en) * 1988-06-24 1992-07-28 Advanced Micro Devices, Inc. Programmable burst data transfer apparatus and technique
US5121480A (en) * 1988-07-18 1992-06-09 Western Digital Corporation Data recording system buffer management and multiple host interface control
JP2637788B2 (ja) * 1988-09-02 1997-08-06 株式会社日立製作所 ディスクキャッシュ制御方式および情報処理システム
JP2836081B2 (ja) * 1989-01-12 1998-12-14 日本電気株式会社 ディスク制御回路
US5341479A (en) * 1989-01-31 1994-08-23 Storage Technology Corporation Address mark triggered read/write head buffer
US5475631A (en) * 1989-03-09 1995-12-12 Micron Technology, Inc. Multiport RAM based multiprocessor
JPH02299052A (ja) * 1989-05-12 1990-12-11 Victor Co Of Japan Ltd Ｄｍａコントローラ
US5287471A (en) * 1989-07-24 1994-02-15 Nec Corporation Data transfer controller using direct memory access method
JP2907451B2 (ja) * 1989-08-31 1999-06-21 キヤノン株式会社 ダイレクトメモリアクセス方法および装置
WO1991006053A1 (en) * 1989-10-10 1991-05-02 Storage Technology Corporation Multiple step data read apparatus
JP3055917B2 (ja) * 1990-05-22 2000-06-26 日本電気株式会社 データ転送制御装置
JPH0496163A (ja) * 1990-08-08 1992-03-27 Nec Corp Ｄｍａコントローラ
JP3276147B2 (ja) * 1991-08-07 2002-04-22 アダプテック・インコーポレイテッド 計算機バスとディスクドライブ間のデータの複数のセクタの自動読み出し及び自動書き込みインテリジェントハードウェア
DE4127579A1 (de) * 1991-08-21 1993-02-25 Standard Elektrik Lorenz Ag Speichereinheit mit einem adressgenerator
JP3451099B2 (ja) * 1991-12-06 2003-09-29 株式会社日立製作所 外部記憶サブシステム
AU662973B2 (en) * 1992-03-09 1995-09-21 Auspex Systems, Inc. High-performance non-volatile ram protected write cache accelerator system
US5754889A (en) * 1993-12-22 1998-05-19 Adaptec, Inc. Auto write counter for controlling a multi-sector write operation in a disk drive controller
US5742789A (en) * 1995-12-28 1998-04-21 Emc Corporation Dynamically adaptive data retrieval for a disk drive storage system
US5805787A (en) * 1995-12-29 1998-09-08 Emc Corporation Disk based disk cache interfacing system and method
US6065100A (en) * 1996-11-12 2000-05-16 Micro-Design International Caching apparatus and method for enhancing retrieval of data from an optical storage device
US5946708A (en) * 1997-01-24 1999-08-31 Integrated Memory Logic, Inc Automated cache manager for storage devices
US6055583A (en) * 1997-03-27 2000-04-25 Mitsubishi Semiconductor America, Inc. DMA controller with semaphore communication protocol
US5991847A (en) * 1997-06-06 1999-11-23 Acceleration Software International Corporation Data pattern caching for speeding up write operations
US6332176B1 (en) 1998-08-07 2001-12-18 Integrated Memory Logic, Inc. Autohost controller
US6574682B1 (en) * 1999-11-23 2003-06-03 Zilog, Inc. Data flow enhancement for processor architectures with cache
US7219169B2 (en) * 2002-09-30 2007-05-15 Sun Microsystems, Inc. Composite DMA disk controller for efficient hardware-assisted data transfer operations
US8621154B1 (en) 2008-04-18 2013-12-31 Netapp, Inc. Flow based reply cache
US8161236B1 (en) 2008-04-23 2012-04-17 Netapp, Inc. Persistent reply cache integrated with file system
US8171227B1 (en) 2009-03-11 2012-05-01 Netapp, Inc. System and method for managing a flow based reply cache
US8661169B2 (en) * 2010-09-15 2014-02-25 Lsi Corporation Copying data to a cache using direct memory access

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE756420A (fr) * 1969-11-10 1971-03-01 Ibm Dispositif de transfert d'enregistrements
US3829837A (en) * 1971-06-24 1974-08-13 Honeywell Inf Systems Controller for rotational storage device having linked information organization
JPS5255446A (en) * 1975-10-31 1977-05-06 Toshiba Corp Information transfer control system
US4232365A (en) * 1978-03-01 1980-11-04 Sperry Corporation Apparatus for determining the next address of a requested block in interlaced rotating memories
US4399503A (en) * 1978-06-30 1983-08-16 Bunker Ramo Corporation Dynamic disk buffer control unit
US4300193A (en) * 1979-01-31 1981-11-10 Honeywell Information Systems Inc. Data processing system having data multiplex control apparatus
US4535420A (en) * 1979-09-26 1985-08-13 Sperry Corporation Circular-queue structure
US4403283A (en) * 1980-07-28 1983-09-06 Ncr Corporation Extended memory system and method
US4425615A (en) * 1980-11-14 1984-01-10 Sperry Corporation Hierarchical memory system having cache/disk subsystem with command queues for plural disks
US4400772A (en) * 1980-12-30 1983-08-23 International Memories, Inc. Method and apparatus for direct memory access in a data processing system
US4490782A (en) * 1981-06-05 1984-12-25 International Business Machines Corporation I/O Storage controller cache system with prefetch determined by requested record's position within data block
US4509118A (en) * 1982-05-25 1985-04-02 Honeywell Information Systems Inc. Method and apparatus for defining magnetic disk track field lengths using a programmable counter
US4543626A (en) * 1982-12-06 1985-09-24 Digital Equipment Corporation Apparatus and method for controlling digital data processing system employing multiple processors

Also Published As

Publication number Publication date
JPS60235269A (ja) 1985-11-21
US4723223A (en) 1988-02-02

Similar Documents

Publication Publication Date Title
JPH0563829B2 (ja)
JPH0354375B2 (ja)
JP3055917B2 (ja) データ転送制御装置
JP2978539B2 (ja) データ転送制御装置
JPH05108548A (ja) Ｄｍａコントローラ
JPH02257343A (ja) ストアバッフア
JP3283928B2 (ja) ディスク制御装置
JPS634219B2 (ja)
JPH11184799A (ja) メモリデータ転送方法ならびに装置
JP2819705B2 (ja) データ転送制御装置
JPS63118949A (ja) 情報処理装置
JPS6252333B2 (ja)
JPH0355642A (ja) メモリー制御方式
JPS5810243A (ja) デ−タ処理装置
JP3265582B2 (ja) マイクロコンピュータ
JPS6223342B2 (ja)
JPH04107634A (ja) メモリデータバイパス制御方式
JPS63286959A (ja) メモリアクセス方式
JPS6024663A (ja) メモリ・アクセス制御方式
JPH0322071A (ja) データ転送処理回路
JPH02183342A (ja) 割込み制御装置
JPS60123944A (ja) 情報処理装置におけるバツフアメモリ制御方式
JPH056893B2 (ja)
JPH04316149A (ja) 情報処理装置
JPH064489A (ja) 複数ｃｐｕ間の通信システム