JPH04107634A - メモリデータバイパス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置における命令の高速化処理方式、
特にストア命令の後のロード分合の高速化を実現したメ
モリデータバイパス制御方式に関する。

〔従来の技術〕

従来この種の情報処理装置においては、主記憶装置との
間の処理はロー１へ命令が優先されて行わノＬでいる。

したがって、ス１〜ア命令は、ストアバッファに格納さ
れた後にロード命令が主記憶装置とアクセスを行ってい
ない間に主記憶装置に対しの書込処理を行う。先行する
ストア命令と同一主記憶アドレスに対して後続ロード命
令が存在する場合、ストア命令処理をロード命令に優先
させて処理しなければ主記憶装置のデータに誤りが生じ
てしまう、そこで主記憶装置の同一アドレスへの先行す
るストア命令に対して未実行のストア命令処理を同一ア
ドレスのロード命令処理よりも優先して処理を行いスト
アバッファ内の全ての未実行のストア命令処理が終了し
た後にロード命令処理を実行していた。

〔発明が解決しようとする課題〕

上述した従来の方式では、ストアバッファに登録中であ
り、未実行のストア命令に対し後続のロード命令が同一
アドレスに対し実行しようとした場合、ストアバッファ
内の未処理命令をすべて処理した後でロード命令処理を
行い主記憶装置にアクセスするために未実行命令の処理
と主記憶装置へのアクセスのリプライ待ちに多大な時間
を費やしてしまうという欠点があった。

〔課題を解決するための手段〕

本発明のメモリデータバイパス制御方式は、キャシュメ
モリと前記キャッシュメモリおよび主記憶装置へのスト
アアドレスおよび前記ストアアドレスに対応するストア
データを複数エントリ保持するバッファを有する情報処
理装置におけるメモリデータバイパスｉＰＩｗ方式にお
いて、最新のストア命令を保持する最新ストア命令コー
ドレジスタと、前記最新ストア命令コードレジスタに有
効なストア命令が保持され、前記ストア命令が前記主記
憶装置および前記キャッシュメモリに対して未実行で前
記最新ストア命令コードレジスタに保持されているスト
ア命令のデータ幅とバウンダリが後続ロード命令のデー
タ幅とバウンダリを包含している場合、前記ロード命令
は前記主記憶装置へのアクセスは行わずに演算によって
生成されたストアデータを直接ロード命令のりプライデ
ータとして要求元へ返送する手段とを有する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。命
令コードレジスタ１へ主記憶装置へのアクセス要求の種
別と指示内容およびデータ幅を含む命令コードが送られ
、命令アドレスが命令アドレスレジスタ２へ送られてく
ると、命令コードレジスタ１のコードがストアバッファ
制御回路１２へ送られ、ストア命令であると判断すると
、命令アドレスレジスタ２に保持されたストア命令のア
ドレスは最新ストアアドレスレジスタ４．ストア命令ア
ドレスバッファ６へ登録される。一方、命令コードレジ
スタ１に保持されたコードはストア命令コードバッファ
５へ登録され、コード中のコードのデータ幅情報は最新
ストア命令コードレジスタ３へ登録されストアデータの
待ち合せを行つ。

図示していない演算部でストアデータが生成されるとラ
イトデータレジスタ８に保持され、次のタイミングでス
トア命令データバンファ７に登録される。ライトデータ
レジスタ８からストアデータがストア命令データバッフ
ァ７に登録されると、それぞれ登録されたコード、アド
レス、データは、ストアコードレジスタ９．ストアアド
レスレジスタ１０．ストアデータレジスタ１１に送られ
る。この時、主記憶装置およびキャッシュメモリ（いず
れも図示せず）が受付状態であればこのコード、アドレ
ス、データは、主記憶装置、キャッシュメモリへ送出さ
れる。その結果ストア処理は完了する。

後続のロード命令が命令コードレジスタ１および命令ア
ドレスレジスタ２へ送られ保持されると、その保持され
た値は、ストアバッファ制御回路１２に送られる。また
、最新ストア命令レジスタ３および最新ストアアドレス
レジスタ４へ保持されている値もストアバッファ制纒回
路１２へ送られる。この両方の値からストアバｌファ、
！ＩＩｆｓ回路１２は、メモリデータバスの可否のチエ
・ツクを行う。

メモリデータバイパスが行われる条件は次の場合である
。なお、第２図（Ａ）（Ｂ）はメモリデータバイパスが
行われるパターンの一例を示す概念図である。

〈１）先行する最新ストア命令の幅が４バイトの時（第
２図１００，２００）。

ａ、後続のロード命令のデータ幅が４バイト長で４バイ
トバウンダリが一致し、先頭アドレスが一致した場合（
１０１，２０１＞。

ｂ、後続のロード命令のデータ幅が２バイト長で４バイ
トバウンダリが一致した場合 （１０２，１０３，２０２，２０３）。

（２）先行する最新ストア命令のデータ幅が８バイトの
時（３００）。

ａ、後続のロード命令のデータ幅が８バイト長で８バイ
トバウンダリが一致し先頭アドレスが一致した場合（２
０１）。

ｂ、後続のロード命令のデータ幅が４バイト長で８バイ
トバウンダリが一致し、データがその８バイトバウンダ
リを越えない場合 （３０２，３０３，３０４）。

Ｃ後続のロード命令のデータ幅が２バイト長で８バイト
バウンダリが一致した場合 （３０５，３０８＞。

以上の条件のいずれかが成立し、メモリデータバイパス
可能な命令であると判断すると、結線１４によりメモリ
データバイパス選択回路１３がライトデータレジスタ８
の出力を選択し、ライトデータレジスタ８からのデータ
を直接リプライデータとして要求元へ送出する。

メモリデータバイパス不可の時には、ロードリクエスト
を主記憶装置に送り、主記憶装置からのりプライデータ
を要求元へ送出する。

リライトデータレジスタ８の保持データは、新たにスト
ア命令が来るまで保持されるので、保持されているスト
アデータに対応するロード命令が何回送られてもメモリ
データバイパスが行われる。なお、前述の条件の全てに
ついてメモリデータバイパスを実行することが望ましい
が、一部でも目的を達成可能なことはいうまでもない。

〔発明の効果〕

本発明によれば、主記憶装置およびキャッシュメモリに
対して、未実行でストアバッファ内に登録されている最
新のストア命令のデータ幅とバウンダリが、後続のロー
ド命令のデータ幅とバウンダリの範囲を包含している場
合、ロード命令のリプライは演算部から生成されたデー
タを受けることにより、ロード命令は主記憶装置とアク
セスする必要がなくなりストア命令後の同一アドレスを
アクセスするロード命令を高速化できる多大な効果かあ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図（
Ａ、）（Ｂ）はメモリデータバイパスを与えるパターン
の例を表わした概念図である。 １・−命令コードレジスタ、２・・・命令アドレスレジ
スタ、３・最新ストア命令コードレジスタ、４　鰻新ス
）ヘアアドレスレジスタ、５・−ストア命令コートバッ
ファ、６　ストア命令アドレスバッファ、７・ストア命
令データバ・ソファ、８・ライトデータレン・′スタ、
９・・・ストアコードレジスタ、１０　ストアアドレス
レジスタ、１１・・・ストアデータレジスタ、１２−・
−ストアバッファ制御回路、１３−　メモリデータバイ
パス選択回路。

Claims (1)

【特許請求の範囲】
1. キャシュメモリと前記キャッシュメモリおよび主記憶装
   置へのストアアドレスおよび前記ストアアドレスに対応
   するストアデータを複数エントリ保持するバッファを有
   する情報処理装置におけるメモリデータバイパス制御方
   式において、最新のストア命令を保持する最新ストア命
   令コードレジスタと、前記最新ストア命令コードレジス
   タに有効なストア命令が保持され、前記ストア命令が前
   記主記憶装置および前記キャッシュメモリに対して未実
   行で前記最新ストア命令コードレジスタに保持されてい
   るストア命令のデータ幅とバウンダリが後続ロード命令
   のデータ幅とバウンダリを包含している場合、前記ロー
   ド命令は前記主記憶装置へのアクセスは行わずに演算に
   よって生成されたストアデータを直接ロード命令のリプ
   ライデータとして要求元へ返送する手段を有することを
   特徴とするメモリデータバイパス制御方式。