JPH05113888A - マイクロプロセツサユニツト - Google Patents
マイクロプロセツサユニツトInfo
- Publication number
- JPH05113888A JPH05113888A JP3092532A JP9253291A JPH05113888A JP H05113888 A JPH05113888 A JP H05113888A JP 3092532 A JP3092532 A JP 3092532A JP 9253291 A JP9253291 A JP 9253291A JP H05113888 A JPH05113888 A JP H05113888A
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- JP
- Japan
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- data
- accumulator
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- task
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Abstract
(57)【要約】
【目的】 タスク切り替えに伴うアキュムレータ４およ
びレジスタ群５内のデータ交換を高速に行う。 【構成】 アキュムレータ４およびレジスタ群５に保持
されたデータのリード／ライトが可能な複数の内部ＲＡ
Ｍ６Ａ、６Ｂと、タスク切替命令を受けるとアキュムレ
ータ４およびレジスタ群５に保持されたデータを一方の
内部ＲＡＭ（６Ａまたは６Ｂ）に保存すると共に、他方
の内部ＲＡＭ（６Ａまたは６Ｂ）にデータが記憶されて
いた場合、このデータを読出してアキュムレータ４およ
びレジスタ群５にセットする制御部１および内部ＲＡＭ
制御部７とを具備し、アキュムレータ４およびレジスタ
群５内のデータ交換を内部ＲＡＭ６との間で行うことに
より、タスク切り替え時の待ち時間を大幅に短縮するこ
とができる。
びレジスタ群５内のデータ交換を高速に行う。 【構成】 アキュムレータ４およびレジスタ群５に保持
されたデータのリード／ライトが可能な複数の内部ＲＡ
Ｍ６Ａ、６Ｂと、タスク切替命令を受けるとアキュムレ
ータ４およびレジスタ群５に保持されたデータを一方の
内部ＲＡＭ（６Ａまたは６Ｂ）に保存すると共に、他方
の内部ＲＡＭ（６Ａまたは６Ｂ）にデータが記憶されて
いた場合、このデータを読出してアキュムレータ４およ
びレジスタ群５にセットする制御部１および内部ＲＡＭ
制御部７とを具備し、アキュムレータ４およびレジスタ
群５内のデータ交換を内部ＲＡＭ６との間で行うことに
より、タスク切り替え時の待ち時間を大幅に短縮するこ
とができる。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、計算機システムに用い
られるマイクロプロセッサユニットに係り、特にタスク
切り替えを介して動作するマイクロプロセッサユニット
に関する。
られるマイクロプロセッサユニットに係り、特にタスク
切り替えを介して動作するマイクロプロセッサユニット
に関する。
【０００３】
【従来の技術】一般に、マイクロプロセッサユニットに
おいてタスク切り替えを行う場合、アキュムレータおよ
びレジスタ群に保持されたデータを外部記憶装置に退避
させ、再度元のタスクへのタスク切り替えが発生する
と、外部記憶装置より退避データを呼び出してアキュム
レータおよびレジスタ群にセットしていた。
おいてタスク切り替えを行う場合、アキュムレータおよ
びレジスタ群に保持されたデータを外部記憶装置に退避
させ、再度元のタスクへのタスク切り替えが発生する
と、外部記憶装置より退避データを呼び出してアキュム
レータおよびレジスタ群にセットしていた。
【０００４】しかしながら、近年、ハードウェア回路の
高速化により、タスク切り替え時の外部記憶装置に対す
るアクセスタイムがネックとなり、動作サイクル以上の
長い待ち時間が生じるという問題が発生していた。
高速化により、タスク切り替え時の外部記憶装置に対す
るアクセスタイムがネックとなり、動作サイクル以上の
長い待ち時間が生じるという問題が発生していた。
【０００５】
【発明が解決しようとする課題】本発明はこのような課
題を解決するためのもので、高速にタスク切り替えを行
うことのできるマイクロプロセッサユニットの提供を目
的としている。
題を解決するためのもので、高速にタスク切り替えを行
うことのできるマイクロプロセッサユニットの提供を目
的としている。
【０００６】［発明の構成］
【０００７】
【課題を解決するための手段】第１の発明のマイクロプ
ロセッサユニットは上記した目的を達成するために、演
算を行う演算部と、演算部に提供すべきデータが保持さ
れるアキュムレータおよびレジスタ群と、アキュムレー
タおよびレジスタ群に保持されたデータの書込みおよび
読出しがそれぞれ可能な２つの内部記憶部と、タスク切
替命令を受けるとアキュムレータおよびレジスタ群に保
持されたデータを一方の内部記憶部に書込み保存すると
共に、他方の内部記憶部にデータが保存されていた場
合、このデータを読出してアキュムレータおよびレジス
タ群にセットする制御部とを具備している。
ロセッサユニットは上記した目的を達成するために、演
算を行う演算部と、演算部に提供すべきデータが保持さ
れるアキュムレータおよびレジスタ群と、アキュムレー
タおよびレジスタ群に保持されたデータの書込みおよび
読出しがそれぞれ可能な２つの内部記憶部と、タスク切
替命令を受けるとアキュムレータおよびレジスタ群に保
持されたデータを一方の内部記憶部に書込み保存すると
共に、他方の内部記憶部にデータが保存されていた場
合、このデータを読出してアキュムレータおよびレジス
タ群にセットする制御部とを具備している。
【０００８】また第２の発明のマイクロプロセッサユニ
ットは上記した目的を達成するために、演算を行う演算
部と、演算部に提供すべきデータが保持されるアキュム
レータおよびレジスタ群と、アキュムレータおよびレジ
スタ群に保持されたデータの書込みおよび読出しがそれ
ぞれ可能な複数の内部記憶部と、各内部記憶部に記憶さ
れたデータに対応するタスクの識別情報を記憶する識別
情報記憶部と、タスク切替命令を受けるとアキュムレー
タおよびレジスタ群に保持されたデータをいずれかの内
部記憶部に書込み保存すると共に、切り替え後のタスク
の識別情報と識別情報記憶部に記憶された識別情報とを
比較し、一致する識別情報が存在する場合、この識別情
報に対応するデータを内部記憶部から読出してアキュム
レータおよびレジスタ群にセットする制御部とを具備し
ている。
ットは上記した目的を達成するために、演算を行う演算
部と、演算部に提供すべきデータが保持されるアキュム
レータおよびレジスタ群と、アキュムレータおよびレジ
スタ群に保持されたデータの書込みおよび読出しがそれ
ぞれ可能な複数の内部記憶部と、各内部記憶部に記憶さ
れたデータに対応するタスクの識別情報を記憶する識別
情報記憶部と、タスク切替命令を受けるとアキュムレー
タおよびレジスタ群に保持されたデータをいずれかの内
部記憶部に書込み保存すると共に、切り替え後のタスク
の識別情報と識別情報記憶部に記憶された識別情報とを
比較し、一致する識別情報が存在する場合、この識別情
報に対応するデータを内部記憶部から読出してアキュム
レータおよびレジスタ群にセットする制御部とを具備し
ている。
【０００９】
【作用】第１の発明のマイクロプロセッサユニットで
は、制御部が、タスク切替命令を受けたとき、アキュム
レータおよびレジスタ群に保持されたデータを一方の内
部記憶部に書込み保存すると共に、他方の内部記憶部に
既にデータが保存されていた場合、このデータを読出し
てアキュムレータおよびレジスタ群にセットすることに
より切り替え後のタスクを実行する。
は、制御部が、タスク切替命令を受けたとき、アキュム
レータおよびレジスタ群に保持されたデータを一方の内
部記憶部に書込み保存すると共に、他方の内部記憶部に
既にデータが保存されていた場合、このデータを読出し
てアキュムレータおよびレジスタ群にセットすることに
より切り替え後のタスクを実行する。
【００１０】したがって、この発明によれば、２つのタ
スクが相互に切り替えられる際のアキュムレータおよび
レジスタ群内のデータ交換を、ユニット内部でのデータ
転送だけで行うことができ、タスク切り替え時の待ち時
間を大幅に短縮化することができる。
スクが相互に切り替えられる際のアキュムレータおよび
レジスタ群内のデータ交換を、ユニット内部でのデータ
転送だけで行うことができ、タスク切り替え時の待ち時
間を大幅に短縮化することができる。
【００１１】また第２の発明のマイクロプロセッサユニ
ットでは、制御部が、タスク切替命令を受けたとき、ア
キュムレータおよびレジスタ群に保持されたデータをい
ずれかの内部記憶部に書込み保存すると共に、切り替え
後のタスクの識別情報と識別情報記憶部に記憶された識
別情報とを比較し、一致する識別情報が存在する場合、
この識別情報に対応するデータを内部記憶部から読出し
てアキュムレータおよびレジスタ群にセットする。
ットでは、制御部が、タスク切替命令を受けたとき、ア
キュムレータおよびレジスタ群に保持されたデータをい
ずれかの内部記憶部に書込み保存すると共に、切り替え
後のタスクの識別情報と識別情報記憶部に記憶された識
別情報とを比較し、一致する識別情報が存在する場合、
この識別情報に対応するデータを内部記憶部から読出し
てアキュムレータおよびレジスタ群にセットする。
【００１２】したがって、この発明によれば、切り替え
られるタスクの数に制限を持つこと無く、高速なタスク
切り替えを行うことができる。
られるタスクの数に制限を持つこと無く、高速なタスク
切り替えを行うことができる。
【００１３】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明に係る一実施例のマイクロプロセッサ
ユニットの構成を説明するためのブロック図である。
る。図１は本発明に係る一実施例のマイクロプロセッサ
ユニットの構成を説明するためのブロック図である。
【００１４】同図において、１はマイクロプロセッサユ
ニット全体の制御を行う制御部、２は内部データバス、
３は演算を実行する演算部、４は演算部３に提供するデ
ータを一時保存するアキュムレータ、５は演算部３に提
供されるデータ群が保持されるレジスタ群である。また
６Ａ、６Ｂはタスク切り替えが発生したとき、アキュム
レータ４およびレジスタ群５に保持されたデータ群をそ
れぞれ保持する２つの内部ＲＡＭ（以下、第１および第
２の内部ＲＡＭと呼ぶ。）、７は内部ＲＡＭ６Ａ、６Ｂ
に対するデータの書込みおよび呼出しを制御する内部Ｒ
ＡＭ制御部である。
ニット全体の制御を行う制御部、２は内部データバス、
３は演算を実行する演算部、４は演算部３に提供するデ
ータを一時保存するアキュムレータ、５は演算部３に提
供されるデータ群が保持されるレジスタ群である。また
６Ａ、６Ｂはタスク切り替えが発生したとき、アキュム
レータ４およびレジスタ群５に保持されたデータ群をそ
れぞれ保持する２つの内部ＲＡＭ（以下、第１および第
２の内部ＲＡＭと呼ぶ。）、７は内部ＲＡＭ６Ａ、６Ｂ
に対するデータの書込みおよび呼出しを制御する内部Ｒ
ＡＭ制御部である。
【００１５】次にこのマイクロプロセッサユニットでの
タスク切り替え動作を図２を用いて説明する。
タスク切り替え動作を図２を用いて説明する。
【００１６】タスクの実行において、レジスタ群５に保
持されたデータは、アキュムレータ４を通じてあるいは
直接演算部３に提供され、これにより演算部３での演算
が実行される。
持されたデータは、アキュムレータ４を通じてあるいは
直接演算部３に提供され、これにより演算部３での演算
が実行される。
【００１７】ここで制御部１は、ＯＳ（オペレーティン
グシステム）より最初のタスク切替命令を受けると（ス
テップ２１）、内部ＲＡＭ制御部７を通じてアキュムレ
ータ４およびレジスタ群５の各データを第１の内部ＲＡ
Ｍ６Ａに記憶する（ステップ２２）。この後、切り替え
後のタスクの実行が開始される（ステップ２３）。
グシステム）より最初のタスク切替命令を受けると（ス
テップ２１）、内部ＲＡＭ制御部７を通じてアキュムレ
ータ４およびレジスタ群５の各データを第１の内部ＲＡ
Ｍ６Ａに記憶する（ステップ２２）。この後、切り替え
後のタスクの実行が開始される（ステップ２３）。
【００１８】その後、制御部１は、次のタスク切替命令
を受けると（ステップ２４）、再び内部ＲＡＭ制御部７
を通じてアキュムレータ４およびレジスタ群５の各デー
タを第２の内部ＲＡＭ６Ｂに記憶する（ステップ２
５）。
を受けると（ステップ２４）、再び内部ＲＡＭ制御部７
を通じてアキュムレータ４およびレジスタ群５の各デー
タを第２の内部ＲＡＭ６Ｂに記憶する（ステップ２
５）。
【００１９】続いて制御部１は、他方の内部ＲＡＭ（こ
こでは第１の内部ＲＡＭ６Ａ）内のデータを読出して、
このデータをアキュムレータ４およびレジスタ群５にセ
ットする（ステップ２６）。これにより、先に中断した
タスクの実行を再開する（ステップ２７）。
こでは第１の内部ＲＡＭ６Ａ）内のデータを読出して、
このデータをアキュムレータ４およびレジスタ群５にセ
ットする（ステップ２６）。これにより、先に中断した
タスクの実行を再開する（ステップ２７）。
【００２０】以降同様に、制御部１は、タスク切替命令
を受けるごとに、アキュムレータ４およびレジスタ群５
と内部ＲＡＭ６Ａ、６Ｂとの間でデータの交換を行うこ
とにより、切り替えを挟んで２つのタスクが実行され
る。
を受けるごとに、アキュムレータ４およびレジスタ群５
と内部ＲＡＭ６Ａ、６Ｂとの間でデータの交換を行うこ
とにより、切り替えを挟んで２つのタスクが実行され
る。
【００２１】したがって、本実施例のマイクロプロセッ
サユニットによれば、タスク切り替えに伴うアキュムレ
ータ４およびレジスタ群５内のデータの入れ替えを、内
部ＲＡＭ６Ａ、６Ｂとの間のデータ転送を通じ内部デー
タバス２を使用する範囲内で行うことにより、例えば、
外部記憶装置との間でデータ転送を行う従来方式に比
べ、タスク切り替え時の待ち時間を大幅に短縮すること
ができる。
サユニットによれば、タスク切り替えに伴うアキュムレ
ータ４およびレジスタ群５内のデータの入れ替えを、内
部ＲＡＭ６Ａ、６Ｂとの間のデータ転送を通じ内部デー
タバス２を使用する範囲内で行うことにより、例えば、
外部記憶装置との間でデータ転送を行う従来方式に比
べ、タスク切り替え時の待ち時間を大幅に短縮すること
ができる。
【００２２】次に本発明の他の実施例を説明する。図３
はこの実施例のマイクロプロセッサユニットの構成を示
すブロック図である。なお、同図において、図１と同じ
部分については対応する符号を付し重複する説明は省略
する。
はこの実施例のマイクロプロセッサユニットの構成を示
すブロック図である。なお、同図において、図１と同じ
部分については対応する符号を付し重複する説明は省略
する。
【００２３】同図に示すように、このマイクロプロセッ
サユニットは、アキュムレータ１４およびレジスタ群１
５の各データをそれぞれ保持する３つの内部ＲＡＭ（以
下、第１、第２、第３の内部ＲＡＭと呼ぶ。）１６Ａ、
１６Ｂ、１６Ｃと、各内部ＲＡＭ１６Ａ〜１６Ｃにそれ
ぞれ記憶されたデータに対応するタスクの識別情報であ
るタスクナンバを記憶するタスクナンバ記憶用ＲＡＭ１
８とを有する。
サユニットは、アキュムレータ１４およびレジスタ群１
５の各データをそれぞれ保持する３つの内部ＲＡＭ（以
下、第１、第２、第３の内部ＲＡＭと呼ぶ。）１６Ａ、
１６Ｂ、１６Ｃと、各内部ＲＡＭ１６Ａ〜１６Ｃにそれ
ぞれ記憶されたデータに対応するタスクの識別情報であ
るタスクナンバを記憶するタスクナンバ記憶用ＲＡＭ１
８とを有する。
【００２４】次にこのマイクロプロセッサユニットでの
タスク切り替え動作を図４を用いて説明する。
タスク切り替え動作を図４を用いて説明する。
【００２５】まず制御部１１は、ＯＳ（オペレーティン
グシステム）より最初のタスク切替命令と共にタスクナ
ンバを受けとると（ステップ４１）、内部ＲＡＭ制御部
１７を通じてアキュムレータ１４およびレジスタ群１５
内の各データを第１の内部ＲＡＭ１６Ａに記憶する（ス
テップ４２）。続いて制御部１１は、データを記憶した
第１の内部ＲＡＭ１６Ａと、切り替え前のタスクのタス
クナンバとの対応付けを行い、そのタスクナンバをタス
クナンバ記憶用ＲＡＭ１８に記憶する（ステップ４
３）。この後、切り替え後のタスクの実行が開始される
（ステップ４４）。その後、制御部１１は、ＯＳより次
のタスク切替命令およびタスクナンバを受信すると（ス
テップ４５）、同様にアキュムレータ１４およびレジス
タ群１５の各データを、第２の内部ＲＡＭ１６Ｂに記憶
すると共に（ステップ４６）、この第２の内部ＲＡＭ１
６Ｂと切り替え前のタスクのタスクナンバとの対応付け
を行って、そのタスクナンバをタスクナンバ記憶用ＲＡ
Ｍ１８に記憶する（ステップ４７）。
グシステム）より最初のタスク切替命令と共にタスクナ
ンバを受けとると（ステップ４１）、内部ＲＡＭ制御部
１７を通じてアキュムレータ１４およびレジスタ群１５
内の各データを第１の内部ＲＡＭ１６Ａに記憶する（ス
テップ４２）。続いて制御部１１は、データを記憶した
第１の内部ＲＡＭ１６Ａと、切り替え前のタスクのタス
クナンバとの対応付けを行い、そのタスクナンバをタス
クナンバ記憶用ＲＡＭ１８に記憶する（ステップ４
３）。この後、切り替え後のタスクの実行が開始される
（ステップ４４）。その後、制御部１１は、ＯＳより次
のタスク切替命令およびタスクナンバを受信すると（ス
テップ４５）、同様にアキュムレータ１４およびレジス
タ群１５の各データを、第２の内部ＲＡＭ１６Ｂに記憶
すると共に（ステップ４６）、この第２の内部ＲＡＭ１
６Ｂと切り替え前のタスクのタスクナンバとの対応付け
を行って、そのタスクナンバをタスクナンバ記憶用ＲＡ
Ｍ１８に記憶する（ステップ４７）。
【００２６】さらに制御部１１は、ＯＳより与えられた
タスクナンバとタスクナンバ記憶用ＲＡＭ１８に記憶さ
れたタスクナンバとを比較して、ＯＳより与えられたタ
スクナンバがタスクナンバ記憶用ＲＡＭ１８に記憶され
ているかどうか判断する（ステップ４８）。この比較の
結果、同じタスクナンバがタスクナンバ記憶用ＲＡＭ１
８内に記憶されていれば、制御部１１は、そのタスクナ
ンバに対応するデータをいずれかの内部ＲＡＭ１６Ａ〜
１６Ｃより読出し、このデータをアキュムレータ１４お
よびレジスタ群１５にセットする（ステップ４９）。こ
れにより、前に中断したタスクの実行が再開される（ス
テップ５０）。
タスクナンバとタスクナンバ記憶用ＲＡＭ１８に記憶さ
れたタスクナンバとを比較して、ＯＳより与えられたタ
スクナンバがタスクナンバ記憶用ＲＡＭ１８に記憶され
ているかどうか判断する（ステップ４８）。この比較の
結果、同じタスクナンバがタスクナンバ記憶用ＲＡＭ１
８内に記憶されていれば、制御部１１は、そのタスクナ
ンバに対応するデータをいずれかの内部ＲＡＭ１６Ａ〜
１６Ｃより読出し、このデータをアキュムレータ１４お
よびレジスタ群１５にセットする（ステップ４９）。こ
れにより、前に中断したタスクの実行が再開される（ス
テップ５０）。
【００２７】なおＯＳより与えられたタスクナンバがタ
スクナンバ記憶用ＲＡＭ１８内のどれとも一致しない場
合は、新たなタスクとしてこれを実行する。
スクナンバ記憶用ＲＡＭ１８内のどれとも一致しない場
合は、新たなタスクとしてこれを実行する。
【００２８】以降、３種類のタスクナンバに対応するデ
ータが各内部ＲＡＭ１６Ａ〜１６Ｃに記憶され、タスク
切り替えが発生するごとに、アキュムレータ１４および
レジスタ群１５と各内部ＲＡＭ１６Ａ〜１６Ｃとの間で
データの交換を行うことにより、切り替えを挟んで３つ
のタスクが実行される。
ータが各内部ＲＡＭ１６Ａ〜１６Ｃに記憶され、タスク
切り替えが発生するごとに、アキュムレータ１４および
レジスタ群１５と各内部ＲＡＭ１６Ａ〜１６Ｃとの間で
データの交換を行うことにより、切り替えを挟んで３つ
のタスクが実行される。
【００２９】したがって、この実施例のマイクロプロセ
ッサユニットによれば、タスクの種類が３つの場合で
も、先の実施例と同様、高速にタスク切り替えを行うこ
とができる。
ッサユニットによれば、タスクの種類が３つの場合で
も、先の実施例と同様、高速にタスク切り替えを行うこ
とができる。
【００３０】なお、この実施例のマイクロプロセッサユ
ニットでは、３つの内部ＲＡＭ１６Ａ〜１６Ｃを設けて
３つのタスクを切り替えを挟んで高速に実行するよう構
成したが、内部ＲＡＭの数をさらに増やすことによっ
て、高速実行可能なタスクの数をいくつにも増やすこと
が可能である。
ニットでは、３つの内部ＲＡＭ１６Ａ〜１６Ｃを設けて
３つのタスクを切り替えを挟んで高速に実行するよう構
成したが、内部ＲＡＭの数をさらに増やすことによっ
て、高速実行可能なタスクの数をいくつにも増やすこと
が可能である。
【００３１】また、以上の実施例では、内部ＲＡＭの数
を切り替えられるタスクの数に合せて用意したが、一つ
の内部ＲＡＭ内の記憶領域を予め複数に分割しておくこ
とにより、これらを別々の内部ＲＡＭとして利用するよ
うにしてもよい。
を切り替えられるタスクの数に合せて用意したが、一つ
の内部ＲＡＭ内の記憶領域を予め複数に分割しておくこ
とにより、これらを別々の内部ＲＡＭとして利用するよ
うにしてもよい。
【００３２】
【発明の効果】以上説明したように本発明のマイクロプ
ロセッサユニットによれば、タスク切り替えに伴うアキ
ュムレータおよびレジスタ群内のデータの交換を、内部
記憶部との間のデータ転送を通じて行うことにより、よ
り高速にタスクの切り替えを行うことができる。
ロセッサユニットによれば、タスク切り替えに伴うアキ
ュムレータおよびレジスタ群内のデータの交換を、内部
記憶部との間のデータ転送を通じて行うことにより、よ
り高速にタスクの切り替えを行うことができる。
【図１】本発明に係る一実施例のマイクロプロセッサユ
ニットの構成を示すブロック図である。
ニットの構成を示すブロック図である。
【図２】図１のマイクロプロセッサユニットでのタスク
切り替えの動作を示すフローチャートである。
切り替えの動作を示すフローチャートである。
【図３】本発明に係る他の実施例のマイクロプロセッサ
ユニットの構成を示すブロック図である。
ユニットの構成を示すブロック図である。
【図４】図３のマイクロプロセッサユニットでのタスク
切り替えの動作を示すフローチャートである。
切り替えの動作を示すフローチャートである。
１、１１……制御部 ２、１２……内部データバス ３、１３……演算部 ４、１４……アキュムレータ ５、１５……レジスタ群 ６、１６……内部ＲＡＭ ７、１７……内部ＲＡＭ制御部 １８……タスクナンバ記憶用ＲＡＭ
Claims (2)
- 【請求項１】 演算を行う演算部と、 前記演算部に提供すべきデータが保持されるアキュムレ
ータおよびレジスタ群と、 前記アキュムレータおよびレジスタ群に保持されたデー
タの書込みおよび読出しがそれぞれ可能な２つの内部記
憶部と、 タスク切替命令を受けると前記アキュムレータおよびレ
ジスタ群に保持されたデータを一方の前記内部記憶部に
書込み保存すると共に、他方の前記内部記憶部にデータ
が保存されていた場合、このデータを読出して前記アキ
ュムレータおよびレジスタ群にセットする制御部とを具
備することを特徴とするマイクロプロセッサユニット。 - 【請求項２】 演算を行う演算部と、 前記演算部に提供すべきデータが保持されるアキュムレ
ータおよびレジスタ群と、 前記アキュムレータおよびレジスタ群に保持されたデー
タの書込みおよび読出しがそれぞれ可能な複数の内部記
憶部と、 前記各内部記憶部に記憶されたデータに対応するタスク
の識別情報を記憶する識別情報記憶部と、 タスク切替命令を受けると前記アキュムレータおよびレ
ジスタ群に保持されたデータをいずれかの前記内部記憶
部に書込み保存すると共に、切り替え後のタスクの識別
情報と前記識別情報記憶部に記憶された識別情報とを比
較し、一致する識別情報が存在する場合、この識別情報
に対応するデータを前記内部記憶部から読出して前記ア
キュムレータおよびレジスタ群にセットする制御部とを
具備することを特徴とするマイクロプロセッサユニッ
ト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092532A JPH05113888A (ja) | 1991-04-24 | 1991-04-24 | マイクロプロセツサユニツト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092532A JPH05113888A (ja) | 1991-04-24 | 1991-04-24 | マイクロプロセツサユニツト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05113888A true JPH05113888A (ja) | 1993-05-07 |
Family
ID=14056973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092532A Withdrawn JPH05113888A (ja) | 1991-04-24 | 1991-04-24 | マイクロプロセツサユニツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05113888A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004057472A1 (ja) * | 2002-12-19 | 2004-07-08 | Fujitsu Limited | プロセッサ |
| JP2019046138A (ja) * | 2017-09-01 | 2019-03-22 | 株式会社エルイーテック | 複数のレジスタ群を有するプロセッサ |
-
1991
- 1991-04-24 JP JP3092532A patent/JPH05113888A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004057472A1 (ja) * | 2002-12-19 | 2004-07-08 | Fujitsu Limited | プロセッサ |
| JP2019046138A (ja) * | 2017-09-01 | 2019-03-22 | 株式会社エルイーテック | 複数のレジスタ群を有するプロセッサ |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |