JPH1011351A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH1011351A JPH1011351A JP15933696A JP15933696A JPH1011351A JP H1011351 A JPH1011351 A JP H1011351A JP 15933696 A JP15933696 A JP 15933696A JP 15933696 A JP15933696 A JP 15933696A JP H1011351 A JPH1011351 A JP H1011351A
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- JP
- Japan
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- cpu
- data
- memory
- control unit
- rom
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Abstract
(57)【要約】
【課題】 複数のメモリ装置にアクセスするコンピュー
タシステムにおいてメモリ及びバス線の稼働率を向上さ
せてシステムの高速化を図る。 【解決手段】 ＣＰＵ１０がＲＯＭ２０、又は、ＲＡＭ
２２に対してアクセスする間に、或いは、ＣＰＵ１０が
内部の演算処理を行なっている間に、メモリ制御部１２
は、ＲＡＭ２２又はＲＯＭ２０から前のアドレスに後続
するアドレスのデータを読み出して、これを対応するデ
ータバッファ１８又は命令バッファ１６内に一時的に格
納する。ＲＡＭ２２又はＲＯＭ２０からのデータの格納
は、専用のバス線２８又は２６により、ＣＰＵ１０の他
の処理とは並列に行なわれるので、ＲＯＭ２０、ＲＡＭ
２２、及び、バス線２４の稼働率が向上し、システムの
高速化を可能とする。特にバッファ１６、１８は、一般
に、メモリ２０、２２に比してデータ転送速度が高いの
で、高速化の程度が大きい。
タシステムにおいてメモリ及びバス線の稼働率を向上さ
せてシステムの高速化を図る。 【解決手段】 ＣＰＵ１０がＲＯＭ２０、又は、ＲＡＭ
２２に対してアクセスする間に、或いは、ＣＰＵ１０が
内部の演算処理を行なっている間に、メモリ制御部１２
は、ＲＡＭ２２又はＲＯＭ２０から前のアドレスに後続
するアドレスのデータを読み出して、これを対応するデ
ータバッファ１８又は命令バッファ１６内に一時的に格
納する。ＲＡＭ２２又はＲＯＭ２０からのデータの格納
は、専用のバス線２８又は２６により、ＣＰＵ１０の他
の処理とは並列に行なわれるので、ＲＯＭ２０、ＲＡＭ
２２、及び、バス線２４の稼働率が向上し、システムの
高速化を可能とする。特にバッファ１６、１８は、一般
に、メモリ２０、２２に比してデータ転送速度が高いの
で、高速化の程度が大きい。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵに接続され
た複数のメモリ装置を有するコンピュータシステムに関
し、特に、頻繁にアクセスされるメモリ装置とＣＰＵと
の間の転送データを一時的にバッファリングすること
で、システムの稼働率の向上及び効率化を図り、全体と
してシステムの高速化を可能としたコンピュータシステ
ムに関する。
た複数のメモリ装置を有するコンピュータシステムに関
し、特に、頻繁にアクセスされるメモリ装置とＣＰＵと
の間の転送データを一時的にバッファリングすること
で、システムの稼働率の向上及び効率化を図り、全体と
してシステムの高速化を可能としたコンピュータシステ
ムに関する。
【０００２】
【従来の技術】ＣＰＵにバス線を介して接続された複数
のメモリ装置を有するコンピュータシステムが知られて
いる。このようなコンピュータシステムでは、ＣＰＵか
らメモリ装置へのデータ転送要求に対し、バス線が競合
しないように予め整理された順序でメモリ装置を指定し
てデータ転送要求が行われる。メモリ装置の動作速度
は、一般的にＣＰＵの動作速度に比してきわめて低いた
め、ＣＰＵの高速性がメモリ装置の動作速度によって抑
えられる。
のメモリ装置を有するコンピュータシステムが知られて
いる。このようなコンピュータシステムでは、ＣＰＵか
らメモリ装置へのデータ転送要求に対し、バス線が競合
しないように予め整理された順序でメモリ装置を指定し
てデータ転送要求が行われる。メモリ装置の動作速度
は、一般的にＣＰＵの動作速度に比してきわめて低いた
め、ＣＰＵの高速性がメモリ装置の動作速度によって抑
えられる。
【０００３】ＣＰＵは、複数のメモリ装置に接続されて
いるものの、或る瞬間、瞬間では、１つのメモリ装置に
対してのみデータ転送を行なっており、また、ＣＰＵが
内部演算等を行なっている際には、データ転送要求が発
生しないためにメモリ装置及びバス線はアイドル状態と
なる。ＣＰＵが演算処理を終了して次のデータ転送要求
を発生すると、その時点からバス線を介してアドレス信
号を送り、データの転送命令を発する。
いるものの、或る瞬間、瞬間では、１つのメモリ装置に
対してのみデータ転送を行なっており、また、ＣＰＵが
内部演算等を行なっている際には、データ転送要求が発
生しないためにメモリ装置及びバス線はアイドル状態と
なる。ＣＰＵが演算処理を終了して次のデータ転送要求
を発生すると、その時点からバス線を介してアドレス信
号を送り、データの転送命令を発する。
【０００４】
【発明が解決しようとする課題】従来のコンピュータシ
ステムでは、ＣＰＵに接続された複数のメモリ装置に対
するデータ転送要求が、その時点で１つのメモリ装置の
みに与えられることから、複数のメモリ装置間でのデー
タ転送要求の待ち合わせにより、個々のメモリ装置にア
イドルの時間が発生し、メモリ装置の稼働率を低下させ
る。このため、全体としてコンピュータシステムの動作
速度が低下する。
ステムでは、ＣＰＵに接続された複数のメモリ装置に対
するデータ転送要求が、その時点で１つのメモリ装置の
みに与えられることから、複数のメモリ装置間でのデー
タ転送要求の待ち合わせにより、個々のメモリ装置にア
イドルの時間が発生し、メモリ装置の稼働率を低下させ
る。このため、全体としてコンピュータシステムの動作
速度が低下する。
【０００５】また、ＣＰＵが内部の演算処理等のために
メモリ装置に対してデータ転送要求をしない場合には、
その間はバス線がアイドル状態となり、バス線の稼働率
が低下して、やはり全体としてコンピュータシステムの
動作速度を低下させる。
メモリ装置に対してデータ転送要求をしない場合には、
その間はバス線がアイドル状態となり、バス線の稼働率
が低下して、やはり全体としてコンピュータシステムの
動作速度を低下させる。
【０００６】本発明は、ＣＰＵに接続される複数のメモ
リ装置にあって、データ転送要求のメモリ装置間の競合
によってメモリ装置に待ち合わせが発生し、或いは、Ｃ
ＰＵからのデータ転送要求が発生せずにバスがアイドル
状態となることで、全体のコンピュータシステムの効率
が低下してその動作速度を低下させる前記の問題を解決
することを目的とし、全体としてシステムの稼働率を高
めることで動作速度を改善したコンピュータシステムを
提供することを目的とする。
リ装置にあって、データ転送要求のメモリ装置間の競合
によってメモリ装置に待ち合わせが発生し、或いは、Ｃ
ＰＵからのデータ転送要求が発生せずにバスがアイドル
状態となることで、全体のコンピュータシステムの効率
が低下してその動作速度を低下させる前記の問題を解決
することを目的とし、全体としてシステムの稼働率を高
めることで動作速度を改善したコンピュータシステムを
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のコンピュータシステムは、ＣＰＵと、該Ｃ
ＰＵに制御されるメモリ制御部と、該メモリ制御部を介
して前記ＣＰＵに制御される複数のメモリ装置と、前記
ＣＰＵ及びメモリ制御部に接続される第１のバス線と、
前記複数のメモリ装置の内の少なくとも一部のメモリ装
置に対応して配設されて、対応するメモリ装置と前記メ
モリ制御部との間を接続する複数の第２のバス線とを備
えたコンピュータシステムであって、前記メモリ制御部
が、前記ＣＰＵと前記少なくとも一部のメモリ装置との
間で転送されるデータを一時的に格納する少なくとも１
つのバッファを有することを特徴とする。
め、本発明のコンピュータシステムは、ＣＰＵと、該Ｃ
ＰＵに制御されるメモリ制御部と、該メモリ制御部を介
して前記ＣＰＵに制御される複数のメモリ装置と、前記
ＣＰＵ及びメモリ制御部に接続される第１のバス線と、
前記複数のメモリ装置の内の少なくとも一部のメモリ装
置に対応して配設されて、対応するメモリ装置と前記メ
モリ制御部との間を接続する複数の第２のバス線とを備
えたコンピュータシステムであって、前記メモリ制御部
が、前記ＣＰＵと前記少なくとも一部のメモリ装置との
間で転送されるデータを一時的に格納する少なくとも１
つのバッファを有することを特徴とする。
【０００８】本発明のコンピュータシステムにおけるメ
モリ装置に特に限定はなく、ＲＯＭ、ＲＡＭ、等の種々
のメモリ装置が含まれる。メモリ制御部に配設されるバ
ッファの数は、１以上任意の数でよいが、例えばメモリ
装置及び第２のバス線の数に対応して配設することが好
ましい。
モリ装置に特に限定はなく、ＲＯＭ、ＲＡＭ、等の種々
のメモリ装置が含まれる。メモリ制御部に配設されるバ
ッファの数は、１以上任意の数でよいが、例えばメモリ
装置及び第２のバス線の数に対応して配設することが好
ましい。
【０００９】前記メモリ装置の少くとも１つは、ＣＰＵ
の動作を制御するプログラムが格納されたＲＯＭである
ことが好ましい。ＲＯＭは、一般的にデータがアドレス
順に取り出されるので、本発明の利点が特に大きい。
の動作を制御するプログラムが格納されたＲＯＭである
ことが好ましい。ＲＯＭは、一般的にデータがアドレス
順に取り出されるので、本発明の利点が特に大きい。
【００１０】また、メモリ制御部が、第１のバス線と複
数の第２のバス線の夫々との接続を切り換えるバス切換
え部を有することが好ましく、この場合、バス線の切換
え制御が簡単に行なわれ且つ高速になる。
数の第２のバス線の夫々との接続を切り換えるバス切換
え部を有することが好ましく、この場合、バス線の切換
え制御が簡単に行なわれ且つ高速になる。
【００１１】本発明のメモリシステムでは、ＣＰＵから
のデータ読込み要求に対して、メモリ制御部は、バス線
を切り換えて、ＣＰＵとメモリ装置間の直接のデータ転
送を可能とする一方、ＣＰＵ内部の演算処理等でメモリ
アクセスに時間が空いた場合や、或いは、他のメモリ装
置に対してデータ転送要求が発生した場合に、先のメモ
リ装置の所定のアドレスからのデータ読み出しを行い、
一時的にバッファに格納する。これにより、ＣＰＵから
先のメモリ装置に対する次のアクセス要求によりデータ
読出しを行なう場合には、前記一時的にバッファに格納
されたデータをＣＰＵに転送する。ＣＰＵへのデータ転
送処理速度は、一般的に、メモリ装置からに比してバッ
ファからの方が速いので、ＣＰＵに対し高速なデータ転
送を行うことが出来る。
のデータ読込み要求に対して、メモリ制御部は、バス線
を切り換えて、ＣＰＵとメモリ装置間の直接のデータ転
送を可能とする一方、ＣＰＵ内部の演算処理等でメモリ
アクセスに時間が空いた場合や、或いは、他のメモリ装
置に対してデータ転送要求が発生した場合に、先のメモ
リ装置の所定のアドレスからのデータ読み出しを行い、
一時的にバッファに格納する。これにより、ＣＰＵから
先のメモリ装置に対する次のアクセス要求によりデータ
読出しを行なう場合には、前記一時的にバッファに格納
されたデータをＣＰＵに転送する。ＣＰＵへのデータ転
送処理速度は、一般的に、メモリ装置からに比してバッ
ファからの方が速いので、ＣＰＵに対し高速なデータ転
送を行うことが出来る。
【００１２】また、ＣＰＵからのデータ書込み要求に対
しても、メモリ装置に格納すべきデータを一時的にバッ
ファに格納することで、ＣＰＵからの第１のバス線を経
由するデータ転送処理速度を高める。つまり、ＣＰＵは
まず、メモリ装置のアドレスを指定すると共に、第１の
バス線を介してバッファにデータを高速転送する。次い
で、ＣＰＵが別のメモリ装置との間でデータ転送を行な
う間に、或いは、ＣＰＵが内部の演算処理を行なう間
に、メモリ制御部は、データが格納されたバッファか
ら、指定されたメモリ装置のアドレスに対して、対応す
る第２のバス線を介してデータ転送を行なう。これによ
り、コンピュータシステムの稼働率を上げ、システムの
全体的な動作速度を高める。
しても、メモリ装置に格納すべきデータを一時的にバッ
ファに格納することで、ＣＰＵからの第１のバス線を経
由するデータ転送処理速度を高める。つまり、ＣＰＵは
まず、メモリ装置のアドレスを指定すると共に、第１の
バス線を介してバッファにデータを高速転送する。次い
で、ＣＰＵが別のメモリ装置との間でデータ転送を行な
う間に、或いは、ＣＰＵが内部の演算処理を行なう間
に、メモリ制御部は、データが格納されたバッファか
ら、指定されたメモリ装置のアドレスに対して、対応す
る第２のバス線を介してデータ転送を行なう。これによ
り、コンピュータシステムの稼働率を上げ、システムの
全体的な動作速度を高める。
【００１３】
【発明の実施の形態】以下、図面を参照し本発明の実施
形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の一実施形態例のコンピュータシステムを示
すブロック図である。同図において、コンピュータシス
テムは、ＣＰＵ１０と、メモリ制御部１２と、複数のメ
モリ装置を構成するＲＯＭ２０及びＲＡＭ２２と、ＣＰ
Ｕ１０とメモリ制御部１２との間を接続する第１のバス
線２４と、メモリ制御部１２と各メモリ装置２０、２２
との間を夫々接続する複数の第２のバス線２６、２８と
から構成される。メモリ制御部１２は、バス切換え部１
４と、命令用バッファ１６と、データ用バッファ１８
と、全体を制御する図示しないコントローラとを有す
る。
形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の一実施形態例のコンピュータシステムを示
すブロック図である。同図において、コンピュータシス
テムは、ＣＰＵ１０と、メモリ制御部１２と、複数のメ
モリ装置を構成するＲＯＭ２０及びＲＡＭ２２と、ＣＰ
Ｕ１０とメモリ制御部１２との間を接続する第１のバス
線２４と、メモリ制御部１２と各メモリ装置２０、２２
との間を夫々接続する複数の第２のバス線２６、２８と
から構成される。メモリ制御部１２は、バス切換え部１
４と、命令用バッファ１６と、データ用バッファ１８
と、全体を制御する図示しないコントローラとを有す
る。
【００１４】動作にあたり、ＣＰＵ１０は、電源が投入
されると、自身の有する制御プログラムに従って、まず
命令データが格納されているＲＯＭ２０に対して、デー
タ転送命令を発する。メモリ制御部１２は、この命令デ
ータの読み出し要求が発生すると、ＣＰＵ１０からのＲ
ＯＭ２０に対するデータ転送要求のアドレスを保持しな
がら、バス切換え部１４を作動させて、第１のバス線２
４と一方の第２のバス線２６とを接続する。これによ
り、ＣＰＵ１０とＲＯＭ２０との間で直接にデータ転送
が行なわれ、ＣＰＵ１０は読み出された命令データに従
って動作する。
されると、自身の有する制御プログラムに従って、まず
命令データが格納されているＲＯＭ２０に対して、デー
タ転送命令を発する。メモリ制御部１２は、この命令デ
ータの読み出し要求が発生すると、ＣＰＵ１０からのＲ
ＯＭ２０に対するデータ転送要求のアドレスを保持しな
がら、バス切換え部１４を作動させて、第１のバス線２
４と一方の第２のバス線２６とを接続する。これによ
り、ＣＰＵ１０とＲＯＭ２０との間で直接にデータ転送
が行なわれ、ＣＰＵ１０は読み出された命令データに従
って動作する。
【００１５】メモリ制御部１２は、ＲＯＭ２０からＣＰ
Ｕ１０にデータが転送された後に、引き続きＲＯＭ２０
に対するデータ転送命令がＣＰＵから出されないことを
確認すると、例えば、ＲＡＭ２２にデータの転送要求が
あると、バス制御部１４を制御して第１のバス線２４の
接続を切り換えて他方の第２のバス線２８と接続する。
これにより、ＣＰＵとＲＡＭ２２との直接のデータ転送
を可能とする一方、先に保持されたＲＯＭ２０のアドレ
スに後続するＲＯＭ２０のアドレスから次の命令データ
を読み出す。ＲＯＭ２０から読み出されたこの命令デー
タは、そのアドレスと共に、ＲＯＭ２０よりもデータ転
送処理が高速な命令バッファ１６に一時的に格納され
る。
Ｕ１０にデータが転送された後に、引き続きＲＯＭ２０
に対するデータ転送命令がＣＰＵから出されないことを
確認すると、例えば、ＲＡＭ２２にデータの転送要求が
あると、バス制御部１４を制御して第１のバス線２４の
接続を切り換えて他方の第２のバス線２８と接続する。
これにより、ＣＰＵとＲＡＭ２２との直接のデータ転送
を可能とする一方、先に保持されたＲＯＭ２０のアドレ
スに後続するＲＯＭ２０のアドレスから次の命令データ
を読み出す。ＲＯＭ２０から読み出されたこの命令デー
タは、そのアドレスと共に、ＲＯＭ２０よりもデータ転
送処理が高速な命令バッファ１６に一時的に格納され
る。
【００１６】ＣＰＵ１０から更に次の命令の転送要求が
あり、その転送要求された命令データが、先にＣＰＵに
転送されたＲＯＭ２０の命令データのアドレスに後続す
るＲＯＭ２０のアドレスの命令データである場合には、
メモリ制御部１２は、命令バッファ１６に既に格納され
ている命令をＣＰＵ１０に転送する。これにより、デー
タ転送速度がＲＯＭ２０の転送速度よりも高い命令バッ
ファ１６から命令データが転送される。ＣＰＵ１０が内
部の演算処理等によりデータ転送要求を発生しない期間
中にも、命令バッファ１６の容量に応じてＲＯＭ２０か
らの命令バッファ１６へのデータ読み出しが可能であ
る。
あり、その転送要求された命令データが、先にＣＰＵに
転送されたＲＯＭ２０の命令データのアドレスに後続す
るＲＯＭ２０のアドレスの命令データである場合には、
メモリ制御部１２は、命令バッファ１６に既に格納され
ている命令をＣＰＵ１０に転送する。これにより、デー
タ転送速度がＲＯＭ２０の転送速度よりも高い命令バッ
ファ１６から命令データが転送される。ＣＰＵ１０が内
部の演算処理等によりデータ転送要求を発生しない期間
中にも、命令バッファ１６の容量に応じてＲＯＭ２０か
らの命令バッファ１６へのデータ読み出しが可能であ
る。
【００１７】ＣＰＵ１０が、先の例のように、何れかの
命令の実行中にＲＡＭ２２のデータを必要とする場合に
は、ＲＡＭ２２に対してデータ転送命令をメモリ制御部
１２を介して与える。メモリ制御部１２は、ＣＰＵ１０
からのデータ転送要求のアドレスを保持しながら、バス
切換え部１４を制御してＣＰＵ１０とＲＡＭ２２との間
での直接のデータ転送を可能とする。更にメモリ制御部
１２は、ＣＰＵ１０とＲＡＭ２２との間のデータ転送が
終了し、引き続き、ＲＡＭ２２へのデータ転送要求が家
ないことを確認すると、先に保持されたアドレスに後続
するＲＡＭ２２のアドレスから第２のバス線２８を介し
てデータを読み出す。ＲＡＭ２２から読み出されたこの
データは、そのアドレスと共に、ＲＡＭ２２よりもデー
タ転送処理速度が高速なデータバッファ１８に一時的に
格納される。
命令の実行中にＲＡＭ２２のデータを必要とする場合に
は、ＲＡＭ２２に対してデータ転送命令をメモリ制御部
１２を介して与える。メモリ制御部１２は、ＣＰＵ１０
からのデータ転送要求のアドレスを保持しながら、バス
切換え部１４を制御してＣＰＵ１０とＲＡＭ２２との間
での直接のデータ転送を可能とする。更にメモリ制御部
１２は、ＣＰＵ１０とＲＡＭ２２との間のデータ転送が
終了し、引き続き、ＲＡＭ２２へのデータ転送要求が家
ないことを確認すると、先に保持されたアドレスに後続
するＲＡＭ２２のアドレスから第２のバス線２８を介し
てデータを読み出す。ＲＡＭ２２から読み出されたこの
データは、そのアドレスと共に、ＲＡＭ２２よりもデー
タ転送処理速度が高速なデータバッファ１８に一時的に
格納される。
【００１８】ＣＰＵ１０から次のデータ転送要求があ
り、その転送要求されたデータが、先にＣＰＵ１０に転
送されたＲＡＭ２２のデータのアドレスに後続するＲＡ
Ｍ２２のアドレスのデータである場合には、メモリ制御
部１２は、データバッファ１８に格納されているデータ
をＣＰＵ１０に転送する。これにより、データ転送処理
速度がＲＡＭ２２よりも高速なデータバッファ１８から
データが転送される。ＣＰＵ１０が内部の演算処理等に
よりデータ転送要求を発生しない期間中にも、ＲＡＭ２
２からデータバッファ１８へのデータ読み出しが行なわ
れることから、コンピュータシステムの稼働率が向上す
る。
り、その転送要求されたデータが、先にＣＰＵ１０に転
送されたＲＡＭ２２のデータのアドレスに後続するＲＡ
Ｍ２２のアドレスのデータである場合には、メモリ制御
部１２は、データバッファ１８に格納されているデータ
をＣＰＵ１０に転送する。これにより、データ転送処理
速度がＲＡＭ２２よりも高速なデータバッファ１８から
データが転送される。ＣＰＵ１０が内部の演算処理等に
よりデータ転送要求を発生しない期間中にも、ＲＡＭ２
２からデータバッファ１８へのデータ読み出しが行なわ
れることから、コンピュータシステムの稼働率が向上す
る。
【００１９】メモリ制御部１２によるＲＯＭ２０又はＲ
ＡＭ２２と命令バッファ１６又はデータバッファ１８と
の間のデータ転送は、対応する専用の第２のバス線２
６、２８を介して行なわれるので、第１のバス線２４を
介して行なわれるＣＰＵ１０と各バッファ１６、１８と
の間のデータ転送命令とは独立に行なうことが出来る。
また、ＣＰＵ１０とＲＯＭ２０との間の直接のデータ転
送は、第１のバス線２４及びＲＯＭ２０専用の第２のバ
ス線２６を介して行なわれるため、ＲＡＭ２２とデータ
バッファ１８との間の第２のバス線２８を介してのデー
タ転送とは並列に行なうことが出来る。
ＡＭ２２と命令バッファ１６又はデータバッファ１８と
の間のデータ転送は、対応する専用の第２のバス線２
６、２８を介して行なわれるので、第１のバス線２４を
介して行なわれるＣＰＵ１０と各バッファ１６、１８と
の間のデータ転送命令とは独立に行なうことが出来る。
また、ＣＰＵ１０とＲＯＭ２０との間の直接のデータ転
送は、第１のバス線２４及びＲＯＭ２０専用の第２のバ
ス線２６を介して行なわれるため、ＲＡＭ２２とデータ
バッファ１８との間の第２のバス線２８を介してのデー
タ転送とは並列に行なうことが出来る。
【００２０】一般的にメモリ装置からのデータ転送は、
メモリ装置が大容量になるほど遅くなる。一方、ＣＰＵ
の動作速度の向上は近年目覚ましいものがある。このた
め、ＣＰＵとメモリ装置との間の速度ギャップは益々広
がる傾向にある。本発明ではこれに着目して、ＣＰＵと
メモリ装置との間で転送されるデータを一時的に格納す
るバッファを設け、各メモリ専用のバス線を介して一時
的にデータをバッファに格納することとしたものであ
る。本発明によるデータ転送速度の高速化は、バッファ
とメモリ装置との間の転送速度の差が大きいほど著し
い。また、本発明では、ＣＰＵによるメモリ装置のアク
セスがアドレス順に行なわれることで、前記高速化が得
られるものであるから、特にＲＯＭに対応して命令バッ
ファを有することにより大きな効果が得られる。
メモリ装置が大容量になるほど遅くなる。一方、ＣＰＵ
の動作速度の向上は近年目覚ましいものがある。このた
め、ＣＰＵとメモリ装置との間の速度ギャップは益々広
がる傾向にある。本発明ではこれに着目して、ＣＰＵと
メモリ装置との間で転送されるデータを一時的に格納す
るバッファを設け、各メモリ専用のバス線を介して一時
的にデータをバッファに格納することとしたものであ
る。本発明によるデータ転送速度の高速化は、バッファ
とメモリ装置との間の転送速度の差が大きいほど著し
い。また、本発明では、ＣＰＵによるメモリ装置のアク
セスがアドレス順に行なわれることで、前記高速化が得
られるものであるから、特にＲＯＭに対応して命令バッ
ファを有することにより大きな効果が得られる。
【００２１】
【発明の効果】本発明のコンピュータシステムによる
と、ＣＰＵとメモリ装置間で転送されるデータを一時的
にバッファに格納することで、ＣＰＵから１つのメモリ
装置又はバッファとの間での第１のバス線を介してのデ
ータ転送と、メモリ制御部と他のメモリ装置との間のデ
ータ転送とを並列に行なうことができ、コンピュータシ
ステムの稼働率を向上させその動作速度を向上させる。
特にバッファを利用するデータ転送は、メモリ装置から
のデータ転送に比してきわめて高速に行なうことが出来
るので、得られる高速化の効果が特に大きい。
と、ＣＰＵとメモリ装置間で転送されるデータを一時的
にバッファに格納することで、ＣＰＵから１つのメモリ
装置又はバッファとの間での第１のバス線を介してのデ
ータ転送と、メモリ制御部と他のメモリ装置との間のデ
ータ転送とを並列に行なうことができ、コンピュータシ
ステムの稼働率を向上させその動作速度を向上させる。
特にバッファを利用するデータ転送は、メモリ装置から
のデータ転送に比してきわめて高速に行なうことが出来
るので、得られる高速化の効果が特に大きい。
【図１】図１は本発明の一実施例を示すブロック図であ
る。
る。
１０ ＣＰＵ １２ メモリ制御部 １４ バス切換え部 １６ 命令バッファ １８ データバッファ ２０ ＲＯＭ ２２ ＲＡＭ ２４ 第１のバス線 ２６、２８ 第２のバス線
Claims (4)
- 【請求項１】 ＣＰＵと、該ＣＰＵに制御されるメモリ
制御部と、該メモリ制御部を介して前記ＣＰＵに制御さ
れる複数のメモリ装置と、前記ＣＰＵ及びメモリ制御部
に接続される第１のバス線と、前記複数のメモリ装置の
内の少なくとも一部のメモリ装置に対応して配設され
て、対応するメモリ装置と前記メモリ制御部との間を接
続する複数の第２のバス線とを備えたコンピュータシス
テムであって、前記メモリ制御部が、前記ＣＰＵと前記
少なくとも一部のメモリ装置との間で転送されるデータ
を一時的に格納する少なくとも１つのバッファを有する
ことを特徴とするコンピュータシステム。 - 【請求項２】 前記メモリ装置の少くとも１つはＣＰＵ
の動作を制御するプログラムが格納されたＲＯＭであ
る、請求項１に記載のコンピュータシステム。 - 【請求項３】 前記メモリ制御部は、前記第１のバス線
と前記複数の第２のバス線の夫々との接続を切り換える
バス切換え部を更に有する、請求項１又は２に記載のコ
ンピュータシステム。 - 【請求項４】 前記メモリ制御部は、前記少なくとも一
部のメモリ装置の数に対応する数のバッファを備える、
請求項１乃至３の何れか一に記載のコンピュータシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15933696A JPH1011351A (ja) | 1996-06-20 | 1996-06-20 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15933696A JPH1011351A (ja) | 1996-06-20 | 1996-06-20 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011351A true JPH1011351A (ja) | 1998-01-16 |
Family
ID=15691612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15933696A Pending JPH1011351A (ja) | 1996-06-20 | 1996-06-20 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008547151A (ja) * | 2005-06-23 | 2008-12-25 | クゥアルコム・インコーポレイテッド | 非ｄｒａｍインジケータ及びｄｒａｍアレイに格納されていないデータにアクセスする方法 |
-
1996
- 1996-06-20 JP JP15933696A patent/JPH1011351A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008547151A (ja) * | 2005-06-23 | 2008-12-25 | クゥアルコム・インコーポレイテッド | 非ｄｒａｍインジケータ及びｄｒａｍアレイに格納されていないデータにアクセスする方法 |
| JP4782830B2 (ja) * | 2005-06-23 | 2011-09-28 | クゥアルコム・インコーポレイテッド | 非ｄｒａｍインジケータ及びｄｒａｍアレイに格納されていないデータにアクセスする方法 |
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