JPS6146854B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は動的アドレス変換機構を有する計算機
システムにおいて、データチヤネル装置から主記
憶装置にアクセスを行う場合の実アドレス変換
と、その実アドレスによる主記憶装置のアクセス
の為の制御方式に関する。

(b) 技術の背景 一般に、動的アドレス変換（以下DATとい
う）機構を有する計算機システムにおいて、デー
タチヤネル装置から主記憶装置（以下MSとい
う）をアクセスする時、データチヤネル装置は中
央制御装置（以下CPUという）に論理アドレス
を送り、該CPUにおけるDAT動作によつて実ア
ドレスを得て、以降データチヤネル装置はこの実
アドレスによつてMSをアクセスし指令語又はデ
ータを得ることができる。

この場合、DAT動作と次のMSフエツチ迄を一
連の動作で処理できるようにすると全体としての
処理時間の削減が期待できる。この一連の動作を
DAT＆フエツチと呼び、動的アドレス変換の制
御方法に導入すること望まれている。

(c) 従来技術の問題点 DAT機構を有する計算機システムにおいて、
DAT動作をデータチヤネル装置からのMSアクセ
ス時に行う場合、従来の一般的な方法としては
DAT動作とMSアクセスとを２つに分けて行つて
きた。一方上記DAT動作によつて実アドレスを
求め、この実アドレスを使つてMSフエツチを行
いデータを得る動作を一連の処理で行い処理時間
の短縮を図る。所謂DAT＆フエツチの方法があ
る。

然し、データチヤネル装置からDAT要求があ
つた時、唯やみくもにDAT＆フエツチを行つて
しまうのでは、そのデータを使わない場合、例え
ばデータ転送時のコマンドがリードコマンド（主
記憶装置に書き込むコマンド）の場合、DAT＆
フエツチは全く意味のない動作になる。

上記、いづれの方法においてもデータチヤネル
装置からのDAT動作を効果的に行なうには問題
があつた。

(d) 発明の目的 本発明は上記従来の欠点に鑑み、データチヤネ
ル装置からのDAT要求に予めMSフエツチがある
かどうかがデータチヤネル装置側で予側できるこ
とに着目して、DAT＆フエツチ動作とDATのみ
の動作とを適宜切り替えて、効果的なDAT処理
を行わせる方式を提供することを目的とするもの
である。

(e) 発明の構成 そしてこの目的は、本発明によればDAT動作
を行うCPU側にデータチヤネル装置からのコマ
ンド要求、データ要求に対応して、その論理アド
レスと実アドレスを蓄積するレジスタを設けてお
き、データチヤネル装置はDAT要求時にCPUに
対して上記２つのレジスタを指定する情報を送
り、CPUはこの内論理アドレスを蓄積している
レジスタを指定する情報により、該レジスタのデ
ータを使つてDAT動作を行い実アドレスを得る
と共に、その実アドレス蓄積するレジスタを指定
する情報を使つて該レジスタに実アドレスをセツ
トするよう制御し、若しCPUがDAT動作後MSフ
エツチを必要とすることを識別した時には上記実
アドレスがセツトされているレジスタを指定して
いる情報により、該レジスタをアクセスして実ア
ドレスを得、その実アドレスによりMSをフエツ
チしてデータを受け取るように制御する方式を提
供することによつて達成される。

(f) 発明の実施例 以下本発明を図面によつて詳述する。

図において１は中央制御装置、２はデータチヤ
ネル装置、１１は論理アドレスをコマンドアドレ
ス、データアドレス対応に蓄積するレジスタ、１
２はDAT動作によつて求めた実アドレスをコマ
ンドアドレス、データアドレス対応に蓄積するレ
ジスタである。

今、データチヤネル装置２からCPU１に対し
てDATを要求するとき、データチヤネル装置２
としてはこのDAT動作MSフエツチを行うかどう
かが解つているので、例えば指令語フエツチ時に
はコマンドアドレスが蓄積されているレジスタ１
１０と１２０を指定する情報ＲをCPUに送り、
データ転送時でコマンドがライトコマンド（主記
憶装置よりデータを読み取るコマンド）の時はそ
のコマンド種別Ｓとデータアドレスが蓄積されて
いるレジスタ１１１と１２１を指定する情報Ｒを
CPUに送る。

データチヤネル装置からのDAT要求が指令語
フエツチの時について更に細く説明すると、この
場合には必ずDAT動作後MSフエツチが必要であ
るので、CPUは指定されたレジスタ１１０のデ
ータを使つてDAT動作を行い、求めた実アドレ
スをレジスタ１２０にセツトする。続いてこのレ
ジスタ１２０を指定して実アドレスを読み取り
MSをフエツチして所望の指定語を得る。

データフエツチの場合も全く同じようにして所
望のデータを得ることができるが、この場合に
は、CPUに対してDAT動作後MSフエツチが必要
であることを示す情報（ライトコマンド）Ｓを送
つてやる必要がある。

上記一連の動作がDAT＆フエツチであり、デ
ータチヤネル装置からのDAT要求時にCPUに設
けられている上記レジスタ１１，１２を指定する
情報ＲとDAT後MSフエツチが必要な時にはその
識別情報ＳとをCPUに送ることにより、CPU側
では該レジスタ指定情報Ｒと識別情報Ｓとを解析
して、DAT＆フエツチの動作を行うか、DAT動
作のみを行うかを判断し、いづれかを選択して効
率の良いDAT処理を実行することができる。

尚、本発明ではDAT＆フエツチの動作を行う
かどうかの識別をデータチヤネル装置からの識別
情報によつて行つていたが、CPUが直接コマン
ドを解析しても良い。又レジスタ１１，１２はコ
マンドアドレス用、データアドレス用として、そ
れぞれ一語を設けた例で説明したがデータチヤネ
ル装置に接続されている入出力装置の速度によつ
ては、データアドレス用のレジスタを複数語に増
やしても良いことは明らかである。

(g) 発明の効果 以上詳細に説明したように、本発明によればデ
ータチヤネル装置からCPUに対してDAT要求を
行う時、DAT＆フエツチの動作が必要な時、
CPUに設けられている特定のレジスタを指定す
る情報と共に、DAT動作後のMSフエツチを必要
とする識別情報とをCPUに送つてやることによ
り、或いはCPU自身がコマンドを解析して識別
することにより、DAT＆フエツチとDATのみの
動作とを適宜切り替えて、DAT動作を行うこと
ができ、DAT動作の処理時間の短縮化が図れる
効果がある。

【図面の簡単な説明】

図は本発明の実施例を示す図である。 図において、１は中央制御装置、２はデータチ
ヤネル装置、１１は論理アドレスを蓄積するレジ
スタ、１２は実アドレス蓄積するレジスタ、Ｒは
データチヤネル装置からのレジスタ指定情報、Ｓ
はDAT＆フエツチを行うかどうかを識別する情
報を示す。

Claims (1)

【特許請求の範囲】
1. １ 動的アドレス変換機構を有する計算機システ
   ムにおいて、中央制御装置内に論理アドレスを蓄
   積する第一のレジスタと実アドレスを蓄積する第
   二のレジスタと動的アドレス変換動作後主記憶装
   置に対するアクセス要求が有るか否かを識別する
   手段とを設け、データチヤネル装置から上記中央
   制御装置に動的アドレス変換要求を出す時、上記
   第一のレジスタ第二のレジスタとを指定する情報
   を送り、中央制御装置において上記識別手段によ
   つて動的アドレス変換動作後主記憶装置に対する
   アクセス要求が有ることを識別した時、該中央制
   御装置は上記レジスタ指定情報が指定する第一の
   レジスタの内容を用いて動的アドレス変換動作を
   行い実アドレスを求めて、同じレジスタ指定情報
   が指定する第二のレジスタに蓄積する動的アドレ
   ス変換動作と続く主記装置に対するデータアクセ
   スとを一連の処理として制御し、上記識別が採れ
   なかつた時は動的アドレス変換動作のみとなるよ
   うに動的アドレス変換処理を制御することを特徴
   とする動的アドレス変換制御方式。