JPS59172187A - 動的アドレス変換制御方式 - Google Patents
動的アドレス変換制御方式Info
- Publication number
- JPS59172187A JPS59172187A JP58047404A JP4740483A JPS59172187A JP S59172187 A JPS59172187 A JP S59172187A JP 58047404 A JP58047404 A JP 58047404A JP 4740483 A JP4740483 A JP 4740483A JP S59172187 A JPS59172187 A JP S59172187A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａｌ 発明の技術分野
本発明は動的アドレス変換機構を有する計算機システム
において、データチャネル装置から主記憶装置にアクセ
スを行う場合の実アドレス変換と、その実アドレスによ
る主記憶装置のアクセスの為の制御方式に関する。
において、データチャネル装置から主記憶装置にアクセ
スを行う場合の実アドレス変換と、その実アドレスによ
る主記憶装置のアクセスの為の制御方式に関する。
（ｂｌ 技術の背景
一般に、動的アドレス変換（以下ＤＡＴという）機構を
有する計算機システムにおいて、データチャネル装置か
ら主記憶装置（以下ＭＳという）をアクセスする時、デ
ータチャネル装置は中央制御装置（以下ＣＰＵという）
に論理アドレスを送り、該ＣＰＵにおけるＤＡＴ動作に
よって実アドレスを得て、以降データチャネル装置はこ
の実アドレスによってＭＳをアクセスし指令語又はデー
タを得ることができる。
有する計算機システムにおいて、データチャネル装置か
ら主記憶装置（以下ＭＳという）をアクセスする時、デ
ータチャネル装置は中央制御装置（以下ＣＰＵという）
に論理アドレスを送り、該ＣＰＵにおけるＤＡＴ動作に
よって実アドレスを得て、以降データチャネル装置はこ
の実アドレスによってＭＳをアクセスし指令語又はデー
タを得ることができる。
この場合、ＤＡＴ動作と次のＭＳフェッチ迄を一連の動
作で処理ｆきるようにすると全体としての処理時間の削
減が期待できる。この一連の動作をＤＡＴ＆フェッチと
呼び、動的アドレス変換の制御方法に導入すること望ま
れている。
作で処理ｆきるようにすると全体としての処理時間の削
減が期待できる。この一連の動作をＤＡＴ＆フェッチと
呼び、動的アドレス変換の制御方法に導入すること望ま
れている。
（Ｃ１従来技術の問題点
ＤＡＴ機構を有する計算機システムにおいて、ＤＡＴ動
作をデータチャネル装置からのＭＳアクセス時に行う場
合、従来の一般的な方法としてはＤＡＴ動作とＭＳアク
セスとを２つに分けて行ってきた。一方上記ＤＡＴ動作
によって実アドレスを求め、この実アドレスを使ってＭ
Ｓフェッチを行いデータを得る動作を一連の処理で行い
処理時間の短縮を図る、所謂ＤＡＴ＆フェッチの方法が
ある。
作をデータチャネル装置からのＭＳアクセス時に行う場
合、従来の一般的な方法としてはＤＡＴ動作とＭＳアク
セスとを２つに分けて行ってきた。一方上記ＤＡＴ動作
によって実アドレスを求め、この実アドレスを使ってＭ
Ｓフェッチを行いデータを得る動作を一連の処理で行い
処理時間の短縮を図る、所謂ＤＡＴ＆フェッチの方法が
ある。
然し、データチャネル装置からＤＡＴ要求があった時、
唯やみくもにＤＡＴ＆フェッチを行ってしまうのでは、
そのデータを使わない場合、例えばデータ転送時のコマ
ンドがリードコマンド（主記憶装置に書き込むコマンド
）の場合、ＤＡＴ＆フェッチは全く意味のない動作にな
る。
唯やみくもにＤＡＴ＆フェッチを行ってしまうのでは、
そのデータを使わない場合、例えばデータ転送時のコマ
ンドがリードコマンド（主記憶装置に書き込むコマンド
）の場合、ＤＡＴ＆フェッチは全く意味のない動作にな
る。
上記、いづれの方法においてもデータチャネル装置から
のＤＡＴ動作を効果的に行うには問題があった。
のＤＡＴ動作を効果的に行うには問題があった。
＋ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、データチャネル装置か
らのＤＡＴ要求時に予めＭＳフェッチがあるかどうかが
データチャネル装置側で予測できることに着目して、Ｄ
ＡＴ＆フェッチ動作とＤＡＴのみの動作とを適宜切り替
えて、効果的なりＡＴ処理を行わせる方式を提供するこ
とを目的とするものである。
らのＤＡＴ要求時に予めＭＳフェッチがあるかどうかが
データチャネル装置側で予測できることに着目して、Ｄ
ＡＴ＆フェッチ動作とＤＡＴのみの動作とを適宜切り替
えて、効果的なりＡＴ処理を行わせる方式を提供するこ
とを目的とするものである。
ｔｅｌ 発明の構成
そしてこの目的は、本発明によればＤＡＴ動作を行うＣ
ＰＵ側にデータチャネル装置からのコマンド要求、デー
タ要求に対応して、その論理アドレスと実アドレスを蓄
積するレジスタを設けておき、データチャネル装置はＤ
ＡＴ要求時にＣＰＵに対して上記２つのレジスタを指定
する情報を送り、ＣＰｕはこの内輪理アドレスを蓄積し
てしいるレジスタを指定する情報により、該レジスタの
データを使ってＤＡＴ動作を行い実アドレスを得ると共
に、その実アドレスを蓄積するレジスタを指定する情報
を使って該レジスタに実アドレスをセットするよう制御
し、若しＣＰＵがＤＡＴ動作後ＭＳフェッチを必要とす
ることを識別した時には上記実アドレスがセットされて
いるレジスタを指定している情報により、該レジスタを
アクセスして実アドレスを得、その実アドレスによりＭ
Ｓをフェッチしてデータを受は取るように制御する方式
を提供することによって達成される。
ＰＵ側にデータチャネル装置からのコマンド要求、デー
タ要求に対応して、その論理アドレスと実アドレスを蓄
積するレジスタを設けておき、データチャネル装置はＤ
ＡＴ要求時にＣＰＵに対して上記２つのレジスタを指定
する情報を送り、ＣＰｕはこの内輪理アドレスを蓄積し
てしいるレジスタを指定する情報により、該レジスタの
データを使ってＤＡＴ動作を行い実アドレスを得ると共
に、その実アドレスを蓄積するレジスタを指定する情報
を使って該レジスタに実アドレスをセットするよう制御
し、若しＣＰＵがＤＡＴ動作後ＭＳフェッチを必要とす
ることを識別した時には上記実アドレスがセットされて
いるレジスタを指定している情報により、該レジスタを
アクセスして実アドレスを得、その実アドレスによりＭ
Ｓをフェッチしてデータを受は取るように制御する方式
を提供することによって達成される。
（ｆ） 発明の実施例
以下本発明を図面によって詳述する。
図においてｌは中央制御装置、２はデータチャネル装置
、１１は論理アドレスをコマンドアドレス。
、１１は論理アドレスをコマンドアドレス。
データアドレス対応に蓄積するレジスタ、１２はＤＡＴ
動作によって求めた実アドレスをコマンドアドレス、デ
ータアドレス対応に蓄積するレジスタである。
動作によって求めた実アドレスをコマンドアドレス、デ
ータアドレス対応に蓄積するレジスタである。
今、データチャネル装置２からＣＰＵ １に対してＤＡ
Ｔを要求するとき、データチャネル装置２としてはこの
ＤＡＴ動作後ＭＳフェッチを行うかどうかが解っている
ので、例えば指令語フェッチ時にはコマンドアドレスが
蓄積されているレジスタ１１０と１２０を指定する情報
ＲをＣＰｔ１に送り、データ転送時でコマンドがライト
コマンド（主記憶装置よりデータを読み取るコマンド）
の時はそのコマンド種別Ｓとデータアドレスが蓄積され
ているレジスタ１１１ と１２１を指定する情報ＲをＣ
ＰＵに送る。
Ｔを要求するとき、データチャネル装置２としてはこの
ＤＡＴ動作後ＭＳフェッチを行うかどうかが解っている
ので、例えば指令語フェッチ時にはコマンドアドレスが
蓄積されているレジスタ１１０と１２０を指定する情報
ＲをＣＰｔ１に送り、データ転送時でコマンドがライト
コマンド（主記憶装置よりデータを読み取るコマンド）
の時はそのコマンド種別Ｓとデータアドレスが蓄積され
ているレジスタ１１１ と１２１を指定する情報ＲをＣ
ＰＵに送る。
データチャネル装置からのＤＡＴ要求が指令語フェッチ
の時について更に細かく説明すると、この場合には必ず
ＤＡＴ動作後ＭＳフェッチが必要であるので、ＣＰＵは
指定されたレジスタ１１０のデータを使ってＤＡＴ動作
を行い、求めた実アドレスをレジスタ１２０にセントす
る。続いてこのレジスタ１２０を指定して実アドレスを
読み取りＭＳをフェッチして所望の指定語を得る。
の時について更に細かく説明すると、この場合には必ず
ＤＡＴ動作後ＭＳフェッチが必要であるので、ＣＰＵは
指定されたレジスタ１１０のデータを使ってＤＡＴ動作
を行い、求めた実アドレスをレジスタ１２０にセントす
る。続いてこのレジスタ１２０を指定して実アドレスを
読み取りＭＳをフェッチして所望の指定語を得る。
データフェッチの場合も全く同じようにして所望のデー
タを得ることができるが、この場合は、ＣＰＵに対して
ＤＡＴ動作後ＭＳフェッチが必要であることを示す情報
（ライトコマンド）Ｓを送ってやる必要がある。
タを得ることができるが、この場合は、ＣＰＵに対して
ＤＡＴ動作後ＭＳフェッチが必要であることを示す情報
（ライトコマンド）Ｓを送ってやる必要がある。
上記一連の動作がＤＡＴ＆フェッチであり、データチャ
ネル装置からのＤＡＴ要求時にＣＰＵに設けられている
上記レジスタ１１．１２を指定する情報ＲとＤＡＴｌ＆
ＭＳフェッチが必要な時にはその識別情報ＳとをＣＰＵ
に送ることにより、ＣＰＵ側では該レジスタ指定情報Ｒ
と識別情報Ｓとを解析して、ＤＡＴ＆フェッチの動作を
行うか、ＤＡＴ動作のみを行うかを判断し、いづれかを
選択して効率の良いＤＡＴ処理を実行することができる
。
ネル装置からのＤＡＴ要求時にＣＰＵに設けられている
上記レジスタ１１．１２を指定する情報ＲとＤＡＴｌ＆
ＭＳフェッチが必要な時にはその識別情報ＳとをＣＰＵ
に送ることにより、ＣＰＵ側では該レジスタ指定情報Ｒ
と識別情報Ｓとを解析して、ＤＡＴ＆フェッチの動作を
行うか、ＤＡＴ動作のみを行うかを判断し、いづれかを
選択して効率の良いＤＡＴ処理を実行することができる
。
尚、本説明ではＤＡＴ＆フェッチの動作を行うかどうか
の識別をデータチャネル装置からの識別情報によって行
っていたが、ＣＰＵが直接コマンドを解析して識別して
も良い。又レジスタ１１．１２はコマンドアドレス用、
データアドレス用として、それぞれ−語を設けた例で説
明したがデータチャネル装置に接続されている入出力装
置の速度によっては、データアドレス用のレジスタを複
数語に増やしても良いことは明らかである。
の識別をデータチャネル装置からの識別情報によって行
っていたが、ＣＰＵが直接コマンドを解析して識別して
も良い。又レジスタ１１．１２はコマンドアドレス用、
データアドレス用として、それぞれ−語を設けた例で説
明したがデータチャネル装置に接続されている入出力装
置の速度によっては、データアドレス用のレジスタを複
数語に増やしても良いことは明らかである。
（ａ 発明の効果
以上詳細に説明したように、本発明によればデータチャ
ネル装置からＣＰＵに対してＤＡＴ要求を行う時、ＤＡ
Ｔ＆フェッチの動作が必要な時、ＣＰＵに設けられてい
る特定のレジスタを指定する情報と共に、ＤＡＴ動作後
のＭＳフェッチを必要とする識別情報とをＣＰＵに送っ
てやることにより、或いはＣＰＵ自身がコマンドを解析
して識別することにより、ＤＡＴ＆フェッチとＤＡＴの
みの動作とを適宜切り替えて、ＤＡＴ動作を行うことが
でき、ＤＡＴ動作の処理時間の短縮化が図れる効果があ
る。
ネル装置からＣＰＵに対してＤＡＴ要求を行う時、ＤＡ
Ｔ＆フェッチの動作が必要な時、ＣＰＵに設けられてい
る特定のレジスタを指定する情報と共に、ＤＡＴ動作後
のＭＳフェッチを必要とする識別情報とをＣＰＵに送っ
てやることにより、或いはＣＰＵ自身がコマンドを解析
して識別することにより、ＤＡＴ＆フェッチとＤＡＴの
みの動作とを適宜切り替えて、ＤＡＴ動作を行うことが
でき、ＤＡＴ動作の処理時間の短縮化が図れる効果があ
る。
図は本発明の実施例を示す図である。
図において、１は中央制御装置、２はデータチャネル装
置、１１は論理アドレスを蓄積するレジスタ。 １２は実アドレスを蓄積するレジスタ、Ｒはデータチャ
ネル装置からのレジスタ指定情報、ＳはＤＡＴ＆フェッ
チを行うかどうかを識別する情報を示す。
置、１１は論理アドレスを蓄積するレジスタ。 １２は実アドレスを蓄積するレジスタ、Ｒはデータチャ
ネル装置からのレジスタ指定情報、ＳはＤＡＴ＆フェッ
チを行うかどうかを識別する情報を示す。
Claims (1)
- 動的アドレス変換機構を有する計算機システムにおいて
、中央制御装置内に論理アドレスを蓄積する第一のレジ
スタと実アドレスを蓄積する第二のレジスタと動的アド
レス変換動作後生記憶装置に対するアクセス要求が有る
か否かを識別する手段と を設け、データチャネル装置
から上記中央制御装置に動的アドレス変換要求を出す時
、上記第一のレジスタと第二のレジスタとを指定する情
報を送り、中央制御装置において上記識別手段によって
動的アドレス変換動作後生記憶装置に対するアクセス要
求が有ることを識別した時、該中央制御装置は上記レジ
スタ指定情報が指定する第一のレジスタの内容を用いて
動的アドレス変換動作を行い実アドレスを求めて、同じ
レジスタ指定情報が指定する第二のレジスタに蓄積する
動的アドレス変換動作と続く主記憶装置に対するデータ
アクセスとを一連の処理として制御し、上記識別が採れ
なかった時は動的アドレス変換動作のみとなるように動
的アドレス変換処理を制御することを特徴とする動的ア
ドレス変換制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047404A JPS59172187A (ja) | 1983-03-22 | 1983-03-22 | 動的アドレス変換制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047404A JPS59172187A (ja) | 1983-03-22 | 1983-03-22 | 動的アドレス変換制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172187A true JPS59172187A (ja) | 1984-09-28 |
| JPS6146854B2 JPS6146854B2 (ja) | 1986-10-16 |
Family
ID=12774175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047404A Granted JPS59172187A (ja) | 1983-03-22 | 1983-03-22 | 動的アドレス変換制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172187A (ja) |
-
1983
- 1983-03-22 JP JP58047404A patent/JPS59172187A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146854B2 (ja) | 1986-10-16 |
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