JPH0426744B2 - - Google Patents
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- JPH0426744B2 JPH0426744B2 JP61174846A JP17484686A JPH0426744B2 JP H0426744 B2 JPH0426744 B2 JP H0426744B2 JP 61174846 A JP61174846 A JP 61174846A JP 17484686 A JP17484686 A JP 17484686A JP H0426744 B2 JPH0426744 B2 JP H0426744B2
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- 238000012545 processing Methods 0.000 claims description 33
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- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Description
【発明の詳細な説明】
〔概要〕
複数個のアダプタを備えた通信制御処理装置
（CCP）において、各アダプタ内に、バースト制
御レジスタを設けることにより、１つのアダプタ
と主記憶装置（MSU）内のサイクルスチールに
よるデータ転送を、該バースト制御レジスタが指
示するバイト数宛、複数個のデータ転送に分割し
て、当該通信制御処理装置（CCP）内のデータ
バスを解放し、１つのアダプタが１回のデータ転
送で、該データバスを専有する時間を短くするよ
うにしたものである。
（CCP）において、各アダプタ内に、バースト制
御レジスタを設けることにより、１つのアダプタ
と主記憶装置（MSU）内のサイクルスチールに
よるデータ転送を、該バースト制御レジスタが指
示するバイト数宛、複数個のデータ転送に分割し
て、当該通信制御処理装置（CCP）内のデータ
バスを解放し、１つのアダプタが１回のデータ転
送で、該データバスを専有する時間を短くするよ
うにしたものである。
本発明は、複数回線を、複数個のアダプタで時
分割多重処理する通信制御処理装置におけるデー
タ転送方式に関する。
分割多重処理する通信制御処理装置におけるデー
タ転送方式に関する。
最近の高速デイジタル回線の解放に伴い、年々
使用される回線の通信速度が高速化され、然も、
処理すべきデータ量が増加しており、該通信制御
処理装置の高性能化が要求されている。
使用される回線の通信速度が高速化され、然も、
処理すべきデータ量が増加しており、該通信制御
処理装置の高性能化が要求されている。
この為、通信制御処理装置の性能向上を図るの
に、処理の分散化を図ることを指向して、接続す
るアダプタの数を増加する方式が採用されている
が、該アダプタの数が増加するに従い、当該通信
制御処理装置の内部のデータバスの使用方法が、
該通信制御処理装置の性能に大きな影響を与える
ことになる為、効率の良いデータ転送方式の開発
が必要とされるようになつてきた。
に、処理の分散化を図ることを指向して、接続す
るアダプタの数を増加する方式が採用されている
が、該アダプタの数が増加するに従い、当該通信
制御処理装置の内部のデータバスの使用方法が、
該通信制御処理装置の性能に大きな影響を与える
ことになる為、効率の良いデータ転送方式の開発
が必要とされるようになつてきた。
第３図は、一般的な通信制御処理装置（CCP）
の構成例を示した図であり、第４図は通信制御処
理装置のアダプタにおけるサイクルスチール動作
に関連する回路ブロツクを示した図である。
の構成例を示した図であり、第４図は通信制御処
理装置のアダプタにおけるサイクルスチール動作
に関連する回路ブロツクを示した図である。
先ず、第３図によつて、一般的な通信制御処理
装置（CCP）における動作を説明する。
装置（CCP）における動作を説明する。
中央処理部（CC）２が主記憶装置（MSU）１
上の特定のプログラムを実行することにより、回
線アダプタ（LA）４を介して、複数個の回線か
らのデータが、主記憶装置（MSU）１上に格納
される。
上の特定のプログラムを実行することにより、回
線アダプタ（LA）４を介して、複数個の回線か
らのデータが、主記憶装置（MSU）１上に格納
される。
該主記憶装置（MSU）１上に格納されたデー
タは、中央処理部（CC）２が発行する入出力命
令（SIO）によつて、チヤネルアダプタ（以下、
アダプタと云う）３内のマイクロプログラムが、
命令アドレスレジスタ（IAR）３７の指示の元に
作動し、必要な制御情報を特定のレジスタに設定
して、サイクルスチール要求を発行することによ
り、サイクルスチールの形式で読み取られ、該ア
ダプタ３内の制御記憶（CS）３１の特定のデー
タバツフア領域３１ａ，又は３１ｂに格納され
る。
タは、中央処理部（CC）２が発行する入出力命
令（SIO）によつて、チヤネルアダプタ（以下、
アダプタと云う）３内のマイクロプログラムが、
命令アドレスレジスタ（IAR）３７の指示の元に
作動し、必要な制御情報を特定のレジスタに設定
して、サイクルスチール要求を発行することによ
り、サイクルスチールの形式で読み取られ、該ア
ダプタ３内の制御記憶（CS）３１の特定のデー
タバツフア領域３１ａ，又は３１ｂに格納され
る。
該制御記憶（CS）３１の、例えば、特定のデ
ータバツフア領域３１ａが満杯になつたことを、
該アダプタ３のハードウエアが検出し、マイクロ
プログラムを起動することにより、該データはサ
イクルスチールの形式で、ホスト計算機
（HOST）に送出される。
ータバツフア領域３１ａが満杯になつたことを、
該アダプタ３のハードウエアが検出し、マイクロ
プログラムを起動することにより、該データはサ
イクルスチールの形式で、ホスト計算機
（HOST）に送出される。
この間、上記各回線からの新たなデータは、主
記憶装置（MSU）１から上記アダプタ３の制御
記憶（CS）３１の他のデータバツフア領域３１
ｂ，又は３１ａに、上記と同じサイクルスチール
によつて格納される。
記憶装置（MSU）１から上記アダプタ３の制御
記憶（CS）３１の他のデータバツフア領域３１
ｂ，又は３１ａに、上記と同じサイクルスチール
によつて格納される。
このような、主記憶装置（MSU）１と、制御
記憶（CS）３１との間のサイクルスチールによ
るデータ転送を、該制御記憶（CS）３１の特定
の２つのデータバツフア領域３１ａ，３１ｂに交
互に行うことにより、各回線とホスト計算機
（HOST）との間のデータ転送が連続的に行われ
る。
記憶（CS）３１との間のサイクルスチールによ
るデータ転送を、該制御記憶（CS）３１の特定
の２つのデータバツフア領域３１ａ，３１ｂに交
互に行うことにより、各回線とホスト計算機
（HOST）との間のデータ転送が連続的に行われ
る。
このときの、該アダプタ３における動作を、第
４図によつて、更に詳細に説明する。
４図によつて、更に詳細に説明する。
先ず、該アダプタ３内のマイクロプログラム
が、サイクルスチール動作に関連する制御記憶ア
ドレスレジスタ（CSA）３８と、主記憶アドレ
スレジスタ（MSA）３３と、バイトカウンタ
（BC）３４と、サイクルスチール制御レジスタ
（CSC）３５に、必要な制御データをセツトし、
サイクルスチール動作を起動すると、バイトカウ
ンタ（BC）３４が指示するバイト数のデータが、
例えば、主記憶装置（MSU）１からデータバス
５を介して、該制御記憶（CS）３１内の、上記
制御記憶アドレスレジスタ（CSA）３８が指示
するデータバツフア領域３１ａ，又は３１ｂに転
送される。
が、サイクルスチール動作に関連する制御記憶ア
ドレスレジスタ（CSA）３８と、主記憶アドレ
スレジスタ（MSA）３３と、バイトカウンタ
（BC）３４と、サイクルスチール制御レジスタ
（CSC）３５に、必要な制御データをセツトし、
サイクルスチール動作を起動すると、バイトカウ
ンタ（BC）３４が指示するバイト数のデータが、
例えば、主記憶装置（MSU）１からデータバス
５を介して、該制御記憶（CS）３１内の、上記
制御記憶アドレスレジスタ（CSA）３８が指示
するデータバツフア領域３１ａ，又は３１ｂに転
送される。
従来のアダプタ３におけるサイクルスチールに
よるデータ転送方式においては、該アダプタ３の
マイクロプログラムの負荷を減少させる為に、１
回のサイクルスチールの起動で転送するバイト数
を増加することで、該サイクルスチールによるデ
ータ転送制御時のマイクロプログラムによる処理
回数を少なくして、処理能力の向上を図つてき
た。
よるデータ転送方式においては、該アダプタ３の
マイクロプログラムの負荷を減少させる為に、１
回のサイクルスチールの起動で転送するバイト数
を増加することで、該サイクルスチールによるデ
ータ転送制御時のマイクロプログラムによる処理
回数を少なくして、処理能力の向上を図つてき
た。
然し、このデータ転送方式では、各アダプタ単
独でみると効率良く見えるが、複数個のアダプタ
３が同時にサイクルスチール動作を必要とする場
合には、前述のように、１回のサイクルスチール
のバイト数が増加すると、各アダプタ３での待ち
時間が増加し、各アダプタ３内の制御記憶（CS）
３１のデータバツフア領域３１ａ，３１ｂの容量
を大きくしないと処理できなくなると云う問題が
あつた。
独でみると効率良く見えるが、複数個のアダプタ
３が同時にサイクルスチール動作を必要とする場
合には、前述のように、１回のサイクルスチール
のバイト数が増加すると、各アダプタ３での待ち
時間が増加し、各アダプタ３内の制御記憶（CS）
３１のデータバツフア領域３１ａ，３１ｂの容量
を大きくしないと処理できなくなると云う問題が
あつた。
本発明は上記従来の欠点に鑑み、データ転送制
御に関する、上記アダプタ内の負荷｛制御記憶
（CS）容量｝を増加させることなく、然も複数個
のアダプタがデータバスを効率良く、時分割に使
用することができる方法を提供することを目的と
するものである。
御に関する、上記アダプタ内の負荷｛制御記憶
（CS）容量｝を増加させることなく、然も複数個
のアダプタがデータバスを効率良く、時分割に使
用することができる方法を提供することを目的と
するものである。
第１図は、本発明による通信制御処理装置にお
けるデータ転送方式の構成例を示した図である。
けるデータ転送方式の構成例を示した図である。
本発明においては、複数個のチヤネルアダプタ
を備えた通信制御処理装置（CCP）における各
チヤネルアダプタ３内に、１回のサイクルスチー
ルを複数回に分割して実行するためのバースト制
御レジスタ３６を設けて、 上記マイクロプログラムが、上記全てのレジス
タ３３〜３６，３８に必要な情報をセツトして、
該サイクルスチールを起動すると、 第１段階として、上記バースト制御レジスタ３
６で指定したバイト数を、制御記憶３１、又は主
記憶装置１からデータバツフア３２にセツトし、 第２段階として、このデータを主記憶装置１又
は制御記憶３１に転送し、 上記第１段階，又は第２段階のいずれかで、主
記憶装置１と、複数個のアダプタ３がサイクルス
チールで使用するデータバス５を、上記バースト
制御レジスタ３６が指示する転送バイト数毎に解
放するように構成する。
を備えた通信制御処理装置（CCP）における各
チヤネルアダプタ３内に、１回のサイクルスチー
ルを複数回に分割して実行するためのバースト制
御レジスタ３６を設けて、 上記マイクロプログラムが、上記全てのレジス
タ３３〜３６，３８に必要な情報をセツトして、
該サイクルスチールを起動すると、 第１段階として、上記バースト制御レジスタ３
６で指定したバイト数を、制御記憶３１、又は主
記憶装置１からデータバツフア３２にセツトし、 第２段階として、このデータを主記憶装置１又
は制御記憶３１に転送し、 上記第１段階，又は第２段階のいずれかで、主
記憶装置１と、複数個のアダプタ３がサイクルス
チールで使用するデータバス５を、上記バースト
制御レジスタ３６が指示する転送バイト数毎に解
放するように構成する。
即ち、本発明によれば、複数個のアダプタを備
えた通信制御処理装置（CCP）において、各ア
ダプタ内に、バースト制御レジスタを設けること
により、１つのアダプタと主記憶装置（MSU）
内のサイクルスチールによるデータ転送を、該バ
ースト制御レジスタが指示するバイト数宛、複数
回のデータ転送に分割して、当該通信制御処理装
置内のデータバスを解放し、１つのアダプタが１
回のデータ転送でデータバスを専有する時間を短
くするようにしたものであるので、各アダプタの
マイクロプログラムの負荷，及びデータバスの使
用率が分散化され、効率の良い通信制御処理が実
現できる効果がある。
えた通信制御処理装置（CCP）において、各ア
ダプタ内に、バースト制御レジスタを設けること
により、１つのアダプタと主記憶装置（MSU）
内のサイクルスチールによるデータ転送を、該バ
ースト制御レジスタが指示するバイト数宛、複数
回のデータ転送に分割して、当該通信制御処理装
置内のデータバスを解放し、１つのアダプタが１
回のデータ転送でデータバスを専有する時間を短
くするようにしたものであるので、各アダプタの
マイクロプログラムの負荷，及びデータバスの使
用率が分散化され、効率の良い通信制御処理が実
現できる効果がある。
以下本発明の実施例を図面によつて詳述する。
前述の第１図が、本発明による通信制御処理装
置におけるデータ転送方式の構成例を示した図で
あり、第２図は本発明によるデータ転送動作をタ
イムチヤートで示した図であり、第１図のバース
ト制御レジスタ（BU）３６，及び関連制御機構
が本発明を実施するのに必要な手段である。尚、
全図を通して同じ符号は同じ対象物を示してい
る。
置におけるデータ転送方式の構成例を示した図で
あり、第２図は本発明によるデータ転送動作をタ
イムチヤートで示した図であり、第１図のバース
ト制御レジスタ（BU）３６，及び関連制御機構
が本発明を実施するのに必要な手段である。尚、
全図を通して同じ符号は同じ対象物を示してい
る。
以下、第１図，第２図によつて、本発明による
データ転送方式を説明する。
データ転送方式を説明する。
本発明を実施しても、複数個の回線と、ホスト
計算機（HOST）との間のデータ転送の基本動
作は、特に変わることはないので省略し、ここで
は、アダプタ３におけるサイクルスチール動作を
中心にして説明する。
計算機（HOST）との間のデータ転送の基本動
作は、特に変わることはないので省略し、ここで
は、アダプタ３におけるサイクルスチール動作を
中心にして説明する。
先ず、従来方式と同じようにして、当該アダプ
タ３のマイクロプログラムが、サイクルスチール
によるデータ転送を行うのに必要な制御情報を、
制御記憶アドレスレジスタ（CSA）３８と、主
記憶アドレスレジスタ（MSA）３３と、バイト
カウンタ（BC）３４と、サイクルスチール制御
レジスタ（CSC）３５と、本発明のバースト制御
レジスタ（BU）３６に、それぞれ設定し、該サ
イクルスチール動作を起動すると、本発明におい
ては、該サイクルスチールによつて転送されるデ
ータ転送動作が、第２図に示したように、上記バ
ースト制御レジスタ（BU）３６で指示されたバ
イト数単位に分割されて、バイトカウンタ（BC）
３４が示すバイト数のデータ転送が行われる迄、
該バイト数単位のサイクルスチール動作〜が
繰り返され、上記バイトカウンタBC３４が示す
バイト数のデータ転送が終了すると、マイクロ
プログラムへ転送終了が通知される。
タ３のマイクロプログラムが、サイクルスチール
によるデータ転送を行うのに必要な制御情報を、
制御記憶アドレスレジスタ（CSA）３８と、主
記憶アドレスレジスタ（MSA）３３と、バイト
カウンタ（BC）３４と、サイクルスチール制御
レジスタ（CSC）３５と、本発明のバースト制御
レジスタ（BU）３６に、それぞれ設定し、該サ
イクルスチール動作を起動すると、本発明におい
ては、該サイクルスチールによつて転送されるデ
ータ転送動作が、第２図に示したように、上記バ
ースト制御レジスタ（BU）３６で指示されたバ
イト数単位に分割されて、バイトカウンタ（BC）
３４が示すバイト数のデータ転送が行われる迄、
該バイト数単位のサイクルスチール動作〜が
繰り返され、上記バイトカウンタBC３４が示す
バイト数のデータ転送が終了すると、マイクロ
プログラムへ転送終了が通知される。
従つて、第２図からも明らかなように、データ
バツフア（DB）３２と制御記憶（CS）３１との
間で、データ転送しているときには、データバ
ス５は、他のアダプタ３に解放さており、データ
バツフア（DB）３２と主記憶装置（MSU）１と
の間で、データバス５を介してデータ転送をして
いるときには、マイクロプログラムが動作可能
となる。
バツフア（DB）３２と制御記憶（CS）３１との
間で、データ転送しているときには、データバ
ス５は、他のアダプタ３に解放さており、データ
バツフア（DB）３２と主記憶装置（MSU）１と
の間で、データバス５を介してデータ転送をして
いるときには、マイクロプログラムが動作可能
となる。
この，のデータ転送が、上記バースト制御
レジスタ（BU）３６が指示したバイト数のデー
タ転送を示している。
レジスタ（BU）３６が指示したバイト数のデー
タ転送を示している。
上記実施例においては、制御記憶（CS）３１
から主記憶装置（MSU）１へのデータ転送の例
で説明したが、逆の場合でも、主記憶装置
（MSU）１からデータバツフア（DB）３２への
データ転送と、データバツフア（DB）３２から
制御記憶（CS）３１へのデータ転送とが逆にな
るだけで、本発明によるデータ転送方式を適用す
ることができることは云う迄もないことである。
から主記憶装置（MSU）１へのデータ転送の例
で説明したが、逆の場合でも、主記憶装置
（MSU）１からデータバツフア（DB）３２への
データ転送と、データバツフア（DB）３２から
制御記憶（CS）３１へのデータ転送とが逆にな
るだけで、本発明によるデータ転送方式を適用す
ることができることは云う迄もないことである。
第２図において、は制御記憶（CS）３１か
らアダプタ３中のデータバツフア（DB）３２へ
のデータ転送を示しており、はデータバツフア
（DB）３２から主記憶装置（MSU）１へのデー
タ転送を示しており、は最終のデータ転送後、
マイクロプログラムに転送終了通知をする処理を
示している。
らアダプタ３中のデータバツフア（DB）３２へ
のデータ転送を示しており、はデータバツフア
（DB）３２から主記憶装置（MSU）１へのデー
タ転送を示しており、は最終のデータ転送後、
マイクロプログラムに転送終了通知をする処理を
示している。
従つて、‘A'の期間は、他のアダプタ３がデ
ータバス５を使用できる期間であり、‘B'の期
間は、マイクロプログラムがサイクルスチール中
であつても動作できる期間を示しており、本発明
においては、データバス５が、各アダプタ３にお
いて分散使用ができると共に、特定のアダプタ３
内においては、該アダプタ３でのマイクロプログ
ラムの分散動作が可能となる。
ータバス５を使用できる期間であり、‘B'の期
間は、マイクロプログラムがサイクルスチール中
であつても動作できる期間を示しており、本発明
においては、データバス５が、各アダプタ３にお
いて分散使用ができると共に、特定のアダプタ３
内においては、該アダプタ３でのマイクロプログ
ラムの分散動作が可能となる。
このように、本発明には、複数個のアダプタを
備えた通信制御処理装置において、チヤネルアダ
プタからのサイクルスチール要求によつて、主記
憶装置（MSU）と制御記憶（CS）との間でデー
タ転送を行う際、１回のデータ転送量をバースト
制御レジスタで指示し、データバスを、他のチヤ
ネルアダプタに解放すると共に、各アダプタ内で
のマイクロプログラムも該サイクルスチール中に
使用できるようにした所に特徴がある。
備えた通信制御処理装置において、チヤネルアダ
プタからのサイクルスチール要求によつて、主記
憶装置（MSU）と制御記憶（CS）との間でデー
タ転送を行う際、１回のデータ転送量をバースト
制御レジスタで指示し、データバスを、他のチヤ
ネルアダプタに解放すると共に、各アダプタ内で
のマイクロプログラムも該サイクルスチール中に
使用できるようにした所に特徴がある。
以上、詳細に説明したように、本発明の通信制
御処理装置におけるデータ転送方式は、複数個の
アダプタを備えた通信制御処理装置（CCP）に
おいて、各アダプタ内に、バースト制御レジスタ
を設けることにより、１つのアダプタと主記憶装
置（MSU）内のサイクルスチールによるデータ
転送を、該バースト制御レジスタが指示するバイ
ト数宛、複数回のデータ転送に分割して、当該通
信制御処理装置内のデータバスを解放し、１つの
アダプタが１回のデータ転送でデータバスを専有
する時間を短くするようにしたものであるので、
各アダプタのマイクロプログラムの負荷，及びデ
ータバスの使用率が分散化され、効率の良い通信
制御処理が実現できる効果がある。
御処理装置におけるデータ転送方式は、複数個の
アダプタを備えた通信制御処理装置（CCP）に
おいて、各アダプタ内に、バースト制御レジスタ
を設けることにより、１つのアダプタと主記憶装
置（MSU）内のサイクルスチールによるデータ
転送を、該バースト制御レジスタが指示するバイ
ト数宛、複数回のデータ転送に分割して、当該通
信制御処理装置内のデータバスを解放し、１つの
アダプタが１回のデータ転送でデータバスを専有
する時間を短くするようにしたものであるので、
各アダプタのマイクロプログラムの負荷，及びデ
ータバスの使用率が分散化され、効率の良い通信
制御処理が実現できる効果がある。
第１図は本発明による通信制御処理装置におけ
るデータ転送方式の構成例を示した図、第２図は
本発明によるデータ転送動作をタイムチヤートで
示した図、第３図は一般的な通信制御処理装置
（CCP）の構成例を示した図、第４図は通信制御
処理装置のアダプタにおけるサイクルスチール動
作に関連する回路ブロツクを示した図、である。 図面において、１は主記憶装置（MSU）、２は
中央処理部（CC）、３はチヤネルアダプタ，又は
アダプタ、３１は制御記憶（CS）、３２はデータ
バツフア（DB）、３３は主記憶アドレスレジス
タ（MSA）、３４はバイトカウンタ（BC）、３５
はサイクルスチール制御レジスタ（CSC）、３６
はバースト制御レジスタ（BU）、３７は命令ア
ドレスレジスタ（IAR）、３８は制御記憶アドレ
スレジスタ（CSA）、４は回線アダプタ（LA）、
５はデータバス、〜はデータ転送タイミン
グ、Ａはデータバスの解放期間、Ｂはマイクロプ
ログラムの動作可能期間、をそれぞれ示す。
るデータ転送方式の構成例を示した図、第２図は
本発明によるデータ転送動作をタイムチヤートで
示した図、第３図は一般的な通信制御処理装置
（CCP）の構成例を示した図、第４図は通信制御
処理装置のアダプタにおけるサイクルスチール動
作に関連する回路ブロツクを示した図、である。 図面において、１は主記憶装置（MSU）、２は
中央処理部（CC）、３はチヤネルアダプタ，又は
アダプタ、３１は制御記憶（CS）、３２はデータ
バツフア（DB）、３３は主記憶アドレスレジス
タ（MSA）、３４はバイトカウンタ（BC）、３５
はサイクルスチール制御レジスタ（CSC）、３６
はバースト制御レジスタ（BU）、３７は命令ア
ドレスレジスタ（IAR）、３８は制御記憶アドレ
スレジスタ（CSA）、４は回線アダプタ（LA）、
５はデータバス、〜はデータ転送タイミン
グ、Ａはデータバスの解放期間、Ｂはマイクロプ
ログラムの動作可能期間、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも、主記憶装置１と、中央処理部２
と、マイクロプログラムの格納領域、及びデータ
バツフア領域を有する制御記憶３１と、上記制御
記憶３１のデータバツフア領域３１ａ，３１ｂと
のデータ転送を行う際のデータの位置を示す制御
記憶アドレスレジスタ３８と、主記憶装置１上の
データ位置を示す主記憶アドレスレジスタ３３
と、最大転送バイト数を保持するバイトカウンタ
３４と、サイクルスチール動作を制御するサイク
ルスチール制御レジスタ３５と、主記憶又は制御
記憶のデータを一時的に保持するデータバツフア
３２とを持つマイクロプログラム制御の複数アダ
プタ３からなる通信制御処理装置において、 各アダプタ３内に、１回のサイクルスチールを
複数回に分割して実行するためのバースト制御レ
ジスタ３６を設けて、 上記マイクロプログラムが、上記全てのレジス
タ３３〜３６，３８に必要な情報をセツトして、
該サイクルスチールを起動すると、 第１段階として、上記バースト制御レジスタ３
６で指定したバイト数を、制御記憶３１、又は主
記憶装置１からデータバツフア３２にセツトし、 第２段階として、このデータを主記憶装置１又
は制御記憶３１に転送し、 上記第１段階、又は第２段階のいずれかで、主
記憶装置１と、複数個のアダプタ３がサイクルス
チールで使用するデータバス５を、上記バースト
制御レジスタ３６が指示する転送バイト数毎に解
放することを特徴とする通信制御処理装置におけ
るデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174846A JPS6330951A (ja) | 1986-07-25 | 1986-07-25 | 通信制御処理装置におけるデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174846A JPS6330951A (ja) | 1986-07-25 | 1986-07-25 | 通信制御処理装置におけるデ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6330951A JPS6330951A (ja) | 1988-02-09 |
| JPH0426744B2 true JPH0426744B2 (ja) | 1992-05-08 |
Family
ID=15985673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174846A Granted JPS6330951A (ja) | 1986-07-25 | 1986-07-25 | 通信制御処理装置におけるデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6330951A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150154A (ja) * | 1988-12-01 | 1990-06-08 | Canon Inc | ボタン電話システム |
| JP4737470B2 (ja) * | 2009-06-22 | 2011-08-03 | 株式会社大一商会 | 遊技機 |
-
1986
- 1986-07-25 JP JP61174846A patent/JPS6330951A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330951A (ja) | 1988-02-09 |
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