JPH0439701B2 - - Google Patents
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- JPH0439701B2 JPH0439701B2 JP59176030A JP17603084A JPH0439701B2 JP H0439701 B2 JPH0439701 B2 JP H0439701B2 JP 59176030 A JP59176030 A JP 59176030A JP 17603084 A JP17603084 A JP 17603084A JP H0439701 B2 JPH0439701 B2 JP H0439701B2
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- JP
- Japan
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Links
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムのチヤネル処理装置
に係り、特にチヤネル処理装置の入出力データを
保持するバツフア記憶装置と各チヤネルとの間の
データ転送を制御するためのバツフア制御方式に
関する。
に係り、特にチヤネル処理装置の入出力データを
保持するバツフア記憶装置と各チヤネルとの間の
データ転送を制御するためのバツフア制御方式に
関する。
情報処理システムの周辺装置又は入出力装置は
チヤネルに接続され、複数のこのようなチヤネル
を制御し、中央処理装置及び主記憶装置と接続す
るように構成された装置はチヤネル処理装置等と
呼ばれる。
チヤネルに接続され、複数のこのようなチヤネル
を制御し、中央処理装置及び主記憶装置と接続す
るように構成された装置はチヤネル処理装置等と
呼ばれる。
チヤネル処理装置には、各チヤネルと主記憶装
置との間で入出力されるデータを転送過程でバツ
フアするための記憶機能として、複数のチヤネル
に共通のバツフア記憶装置を設けることがある。
置との間で入出力されるデータを転送過程でバツ
フアするための記憶機能として、複数のチヤネル
に共通のバツフア記憶装置を設けることがある。
第２図は、前記のようなバツフア記憶装置を有
するチヤネル処理装置の構成図である。
するチヤネル処理装置の構成図である。
各チヤネルの入出力装置等との間で、データ転
送線１及び２により転送されるデータは、通常１
〜２バイト程度のデータ幅を有するので、その幅
に応じて例えば１バイトのレジスタ３に出力デー
タをセツトして転送線１に送出し、又は転送線２
からの入力データを受信する。
送線１及び２により転送されるデータは、通常１
〜２バイト程度のデータ幅を有するので、その幅
に応じて例えば１バイトのレジスタ３に出力デー
タをセツトして転送線１に送出し、又は転送線２
からの入力データを受信する。
受信動作においては、レジスタ３にデータを受
信すると、これをレジスタ４に転送してレジスタ
３を次のデータを受信する状態とする。
信すると、これをレジスタ４に転送してレジスタ
３を次のデータを受信する状態とする。
レジスタ４に受信データがセツトされると、バ
ツフア制御部５に転送要求信号を発するので、バ
ツフア制御部５はそれに応じてレジスタ４のデー
タを、バツフア記憶装置６に格納する処理を開始
する。
ツフア制御部５に転送要求信号を発するので、バ
ツフア制御部５はそれに応じてレジスタ４のデー
タを、バツフア記憶装置６に格納する処理を開始
する。
バツフア記憶装置６は、通常主記憶装置のアク
セス単位等を考慮したデータ幅の語をアクセス単
位として構成され、４〜８バイト程度のデータ幅
を有するので、バツフア制御部５はバツフア記憶
装置６の１語を読み出して、受信データを適当な
バイト位置に配置して書込む。
セス単位等を考慮したデータ幅の語をアクセス単
位として構成され、４〜８バイト程度のデータ幅
を有するので、バツフア制御部５はバツフア記憶
装置６の１語を読み出して、受信データを適当な
バイト位置に配置して書込む。
データを出力しているチヤネルにおいては、レ
ジスタ３のデータを転送線１に送出すると、次の
送出データをレジスタ４からレジスタ３へ転送す
るので、その時点でバツフア制御部５に転送要求
信号を発する。
ジスタ３のデータを転送線１に送出すると、次の
送出データをレジスタ４からレジスタ３へ転送す
るので、その時点でバツフア制御部５に転送要求
信号を発する。
バツフア制御部５はバツフア記憶装置６の該当
データ語を読み出し、その中の１バイトを、要求
のあつたレジスタ４にセツトする。
データ語を読み出し、その中の１バイトを、要求
のあつたレジスタ４にセツトする。
前記の従来方式によれば、各チヤネルの例えば
１バイト送信又は受信ごとに、バツフア記憶装置
６にアクセスを要するので、チヤネル数が増加す
るとバツフア記憶装置６のアクセス負荷の大きさ
が問題になつてくる。
１バイト送信又は受信ごとに、バツフア記憶装置
６にアクセスを要するので、チヤネル数が増加す
るとバツフア記憶装置６のアクセス負荷の大きさ
が問題になつてくる。
この負荷を減少するために、前記方式における
レジスタ３，４のバイト幅を増加する方式がある
が、各チヤネルの制御が複雑になるという問題が
ある。
レジスタ３，４のバイト幅を増加する方式がある
が、各チヤネルの制御が複雑になるという問題が
ある。
又バツフア制御部５によるチヤネルのサービス
はランダムに各チヤネルから発生する要求を処理
する方式であるが、このような方式では近年周辺
装置のデータ入出力速度の増大に対処して採用さ
れている、データバイト列の連続転送方式に対し
ては、バツフア記憶装置６及びバツフア制御部５
の処理能力を、平均の所要処理能力に比較して十
分に余裕のある能力に設定しておかないと、デー
タの喪失ないしは再転送の機会を多くするという
問題がある。
はランダムに各チヤネルから発生する要求を処理
する方式であるが、このような方式では近年周辺
装置のデータ入出力速度の増大に対処して採用さ
れている、データバイト列の連続転送方式に対し
ては、バツフア記憶装置６及びバツフア制御部５
の処理能力を、平均の所要処理能力に比較して十
分に余裕のある能力に設定しておかないと、デー
タの喪失ないしは再転送の機会を多くするという
問題がある。
前記の問題点は、複数のチヤネルと、すべての
該チヤネルが共用し、各該チヤネルにより入出力
するデータを保持するバツフア記憶装置とを有す
るチヤネル処理装置であつて、第１のレジスタ、
第２のレジスタ、第１の共通転送機構及び第２の
共通転送機構を有し、第１のレジスタ及び第２の
レジスタは、各該チヤネルごとに設けられ、それ
ぞれ少なくとも該バツフア記憶装置のアクセス単
位と同一のデータ幅を有し、各該チヤネルは、該
入出力データを当該チヤネルの第１のレジスタに
入出力する制御を、所定の固定周期ごとに実行
し、第１の共通転送機構は、所要数の該チヤネル
に対応して設けられ、該固定周期ごとに、各該チ
ヤネルの第１のレジスタと第２のレジスタとの間
で、該入出力データに等しいデータ幅を単位とす
るデータ転送を実行し、第２の共通転送機構は、
各該チヤネルに割り当てたタイミングごとに、当
該チヤネルの第２のレジスタと該バツフア記憶装
置との間で、該アクセス単位データ幅を単位とす
るデータ転送を実行し、該タイミングは、該固定
周期と、該アクセス単位データ幅を該入出力デー
タ幅で除した比との積の長さの周期を分割して、
すべての該チヤネルに重複無く割り当てられる本
発明のチヤネル処理装置によつて解決される。
該チヤネルが共用し、各該チヤネルにより入出力
するデータを保持するバツフア記憶装置とを有す
るチヤネル処理装置であつて、第１のレジスタ、
第２のレジスタ、第１の共通転送機構及び第２の
共通転送機構を有し、第１のレジスタ及び第２の
レジスタは、各該チヤネルごとに設けられ、それ
ぞれ少なくとも該バツフア記憶装置のアクセス単
位と同一のデータ幅を有し、各該チヤネルは、該
入出力データを当該チヤネルの第１のレジスタに
入出力する制御を、所定の固定周期ごとに実行
し、第１の共通転送機構は、所要数の該チヤネル
に対応して設けられ、該固定周期ごとに、各該チ
ヤネルの第１のレジスタと第２のレジスタとの間
で、該入出力データに等しいデータ幅を単位とす
るデータ転送を実行し、第２の共通転送機構は、
各該チヤネルに割り当てたタイミングごとに、当
該チヤネルの第２のレジスタと該バツフア記憶装
置との間で、該アクセス単位データ幅を単位とす
るデータ転送を実行し、該タイミングは、該固定
周期と、該アクセス単位データ幅を該入出力デー
タ幅で除した比との積の長さの周期を分割して、
すべての該チヤネルに重複無く割り当てられる本
発明のチヤネル処理装置によつて解決される。
即ち、前記の各チヤネルのレジスタ３と、共通
のバツフア記憶装置６との間に、各チヤネルに対
応した２段のレジスタを設け、レジスタのデータ
幅をバツフア記憶装置６のアクセス単位の語幅に
等しくする。
のバツフア記憶装置６との間に、各チヤネルに対
応した２段のレジスタを設け、レジスタのデータ
幅をバツフア記憶装置６のアクセス単位の語幅に
等しくする。
このようにして、レジスタ３と第１のレジスタ
との間、及び第１のレジスタと第２のレジスタと
の間はレジスタ３と同じ例えば１バイトのデータ
幅で転送し、第２のレジスタとバツフア記憶装置
６との間は、該記憶装置のアクセス幅で転送をす
る。
との間、及び第１のレジスタと第２のレジスタと
の間はレジスタ３と同じ例えば１バイトのデータ
幅で転送し、第２のレジスタとバツフア記憶装置
６との間は、該記憶装置のアクセス幅で転送をす
る。
以上の構成で、各転送を固定タイミングの時分
割制御方式で行うことにより、バツフア記憶装置
６のデータ入出力性能を完全に利用するまでの処
理能力を有するバツフア制御を経済的に実現する
ことができる。
割制御方式で行うことにより、バツフア記憶装置
６のデータ入出力性能を完全に利用するまでの処
理能力を有するバツフア制御を経済的に実現する
ことができる。
第１図ａは本発明の一実施例を示すブロツク図
であつて、16チヤネルでバツフア記憶装置６を共
用するチヤネル処理装置の構成例を示す。
であつて、16チヤネルでバツフア記憶装置６を共
用するチヤネル処理装置の構成例を示す。
本例では、転送線１，２による入出力装置との
間のデータ転送単位を１バイトとし、バツフア記
憶装置６におけるアクセス単位の語幅は４バイト
とする。
間のデータ転送単位を１バイトとし、バツフア記
憶装置６におけるアクセス単位の語幅は４バイト
とする。
この前提により、第１のレジスタ１０及び第２
のレジスタ１１は４バイト幅とする。
のレジスタ１１は４バイト幅とする。
データ入力動作においては、レジスタ３に受信
した１バイトデータを制御部１２がレジスタ１０
の順次のバイト位置に転送し、レジスタ１０のデ
ータを第１の共通転送機構である制御部１３が１
バイトごとにレジスタ１１へ転送し、レジスタ１
１に４バイト転送されたタイミングにおいて、第
２の共通転送機構である制御部１４がレジスタ１
１の４バイトデータをバツフア記憶装置６に書込
む。
した１バイトデータを制御部１２がレジスタ１０
の順次のバイト位置に転送し、レジスタ１０のデ
ータを第１の共通転送機構である制御部１３が１
バイトごとにレジスタ１１へ転送し、レジスタ１
１に４バイト転送されたタイミングにおいて、第
２の共通転送機構である制御部１４がレジスタ１
１の４バイトデータをバツフア記憶装置６に書込
む。
データ出力動作においては、制御部１４がバツ
フア記憶装置６から４バイトデータを読み出して
レジスタ１１に転送すると、制御部１３が１バイ
トづつレジスタ１０に転送し、それを制御部１２
がレジスタ１０から１バイトづつレジスタ３へセ
ツトすることによりデータバイトの送出が行われ
る。
フア記憶装置６から４バイトデータを読み出して
レジスタ１１に転送すると、制御部１３が１バイ
トづつレジスタ１０に転送し、それを制御部１２
がレジスタ１０から１バイトづつレジスタ３へセ
ツトすることによりデータバイトの送出が行われ
る。
制御部１５は各チヤネルにおいて、転送線１又
は２による入出力装置とレジスタ３との間のデー
タ転送を制御する部分である。
は２による入出力装置とレジスタ３との間のデー
タ転送を制御する部分である。
制御部１２，１３，１４はチヤネルに共通の制
御部分であつて、次に例示するようなタイミング
により時分割的に各チヤネルのデータ転送を順次
制御する。
御部分であつて、次に例示するようなタイミング
により時分割的に各チヤネルのデータ転送を順次
制御する。
例えば制御部１２及び１３は４チヤネルに対し
て共通に設けられ、制御部１４は16チヤネルに対
して共通に設けられ、バツフア記憶装置６はこの
16チヤネルに共用される構成として、第１図ｂに
データ出力、ｃにデータ入力動作の場合の制御タ
イミングを示す。
て共通に設けられ、制御部１４は16チヤネルに対
して共通に設けられ、バツフア記憶装置６はこの
16チヤネルに共用される構成として、第１図ｂに
データ出力、ｃにデータ入力動作の場合の制御タ
イミングを示す。
これらの図は上記16チヤネルのうちの、特定の
１組の制御部１２，１３を共用する４チヤネルの
みを取り出して示し、太線は各制御部が１又は４
バイトを転送する期間を示している。太線上の数
字はそのタイミングでサービスされるチヤネルの
番号（この場合０〜３）を示すものとする。
１組の制御部１２，１３を共用する４チヤネルの
みを取り出して示し、太線は各制御部が１又は４
バイトを転送する期間を示している。太線上の数
字はそのタイミングでサービスされるチヤネルの
番号（この場合０〜３）を示すものとする。
なお、制御部１４の動作タイミングには、異な
る制御部１２，１３の制御下のチヤネルであるチ
ヤネル番号５〜15をサービスするタイミングも破
線により示してある。
る制御部１２，１３の制御下のチヤネルであるチ
ヤネル番号５〜15をサービスするタイミングも破
線により示してある。
第１図ｂに示すデータ出力動作を、例えばチヤ
ネル０に着目して説明すると、図の制御部１４の
チヤネル０のタイミングで、制御部１４によりバ
ツフア記憶装置６からチヤネル０のレジスタ１１
へ４バイトが転送される。制御部１４はこの後、
チヤネル１，２……15の制御を順次行つた後、再
びチヤネル０の制御に戻る。
ネル０に着目して説明すると、図の制御部１４の
チヤネル０のタイミングで、制御部１４によりバ
ツフア記憶装置６からチヤネル０のレジスタ１１
へ４バイトが転送される。制御部１４はこの後、
チヤネル１，２……15の制御を順次行つた後、再
びチヤネル０の制御に戻る。
チヤネル０のレジスタ１１に転送された４バイ
トは、チヤネル０〜３を分担する制御部１３によ
り、図の制御部１３のチヤネル０のタイミングご
とに１バイトづつレジスタ１０へ転送される。
トは、チヤネル０〜３を分担する制御部１３によ
り、図の制御部１３のチヤネル０のタイミングご
とに１バイトづつレジスタ１０へ転送される。
この制御部１３は４チヤネルのみ制御するの
で、チヤネル３の制御タイミングの後、チヤネル
０の次の１バイトをレジスタ１１からレジスタ１
０へ転送し、このようにして、制御部１４が次の
４バイトをレジスタ１１に転送するタイミングま
でに、制御部１３は４回の転送で４バイトのデー
タをレジスタ１１からレジスタ１０へ転送する。
で、チヤネル３の制御タイミングの後、チヤネル
０の次の１バイトをレジスタ１１からレジスタ１
０へ転送し、このようにして、制御部１４が次の
４バイトをレジスタ１１に転送するタイミングま
でに、制御部１３は４回の転送で４バイトのデー
タをレジスタ１１からレジスタ１０へ転送する。
チヤネル０のレジスタ１０に１バイトづつ転送
されたデータは、チヤネル０〜３を分担する制御
部１２により、制御部１３と同じ周期で、１バイ
トづつチヤネル０のレジスタ３へ転送され、チヤ
ネル０の制御部１５によつて、レジスタ３から入
出力装置へ出力される。
されたデータは、チヤネル０〜３を分担する制御
部１２により、制御部１３と同じ周期で、１バイ
トづつチヤネル０のレジスタ３へ転送され、チヤ
ネル０の制御部１５によつて、レジスタ３から入
出力装置へ出力される。
第１図ｃのデータ入力動作も、データの流れが
前記と反対の方向になる他は、以上に準じ、制御
部１２がレジスタ３からレジスタ１０へ１バイト
づつ転送し、同じ周期で制御部１３がレジスタ１
０からレジスタ１１へ１バイトづつ転送し、制御
部１２及び制御部１３の１バイト転送が４回行わ
れるごとに、制御部１４がレジスタ１１からバツ
フア記憶装置６へ４バイトを転送する。
前記と反対の方向になる他は、以上に準じ、制御
部１２がレジスタ３からレジスタ１０へ１バイト
づつ転送し、同じ周期で制御部１３がレジスタ１
０からレジスタ１１へ１バイトづつ転送し、制御
部１２及び制御部１３の１バイト転送が４回行わ
れるごとに、制御部１４がレジスタ１１からバツ
フア記憶装置６へ４バイトを転送する。
第１図(b)及び(c)に示すタイミング図により明ら
かなように、固定的に各チヤネルにタイミングを
割り当てる方式により、サービス要求の競合を制
御する必要がなくなり、且つ制御部１４の動作に
示されるように、バツフア記憶装置６の性能を完
全に利用するようにすることができる。
かなように、固定的に各チヤネルにタイミングを
割り当てる方式により、サービス要求の競合を制
御する必要がなくなり、且つ制御部１４の動作に
示されるように、バツフア記憶装置６の性能を完
全に利用するようにすることができる。
なお、レジスタ１０をレジスタ１１と同じバイ
ト幅としたのは、転送線１又は２上のデータ転送
動作と、上記の各部のバツフア制御タイミングと
の位相ずれ（例えば入力動作において、制御部１
４がレジスタ１１のデータを書き込もうとするタ
イミングに、レジスタ１１に３バイトしか転送さ
れていないようなタイミング位相関係）をカバー
するためである。
ト幅としたのは、転送線１又は２上のデータ転送
動作と、上記の各部のバツフア制御タイミングと
の位相ずれ（例えば入力動作において、制御部１
４がレジスタ１１のデータを書き込もうとするタ
イミングに、レジスタ１１に３バイトしか転送さ
れていないようなタイミング位相関係）をカバー
するためである。
以上の説明から明らかなように本発明によれ
ば、チヤネル処理装置のデータ入出力の高速化に
対処し得るバツフア制御方式が、経済的に実現さ
れるという著しい工業的効果がある。
ば、チヤネル処理装置のデータ入出力の高速化に
対処し得るバツフア制御方式が、経済的に実現さ
れるという著しい工業的効果がある。
第１図ａは本発明一実施例の構成ブロツク図、
第１図ｂ，ｃは本発明一実施例のタイミング図、
第２図は従来の構成の一例を示すブロツク図であ
る。 図において、１，２はデータ転送線、３，４は
レジスタ、５はバツフア制御部、６６はバツフア
記憶装置、１０は第１のレジスタ、１１は第２の
レジスタ、１２〜１５は制御部を示す。
第１図ｂ，ｃは本発明一実施例のタイミング図、
第２図は従来の構成の一例を示すブロツク図であ
る。 図において、１，２はデータ転送線、３，４は
レジスタ、５はバツフア制御部、６６はバツフア
記憶装置、１０は第１のレジスタ、１１は第２の
レジスタ、１２〜１５は制御部を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数のチヤネルと、すべての該チヤネルが共
用し、各該チヤネルにより入出力するデータを保
持するバツフア記憶装置とを有するチヤネル処理
装置であつて、 第１のレジスタ、第２のレジスタ、第１の共通
転送機構及び第２の共通転送機構を有し、 第１のレジスタ及び第２のレジスタは、各該チ
ヤネルごとに設けられ、それぞれ少なくとも該バ
ツフア記憶装置のアクセス単位と同一のデータ幅
を有し、 各該チヤネルは、該入出力データを当該チヤネ
ルの第１のレジスタに入出力する制御を、所定の
固定周期ごとに実行し、 第１の共通転送機構は、所要数の該チヤネルに
対応して設けられ、該固定周期ごとに、各該チヤ
ネルの第１のレジスタと第２のレジスタとの間
で、該入出力データに等しいデータ幅を単位とす
るデータ転送を実行し、 第２の共通転送機構は、各該チヤネルに割り当
てたタイミングごとに、当該チヤネルの第２のレ
ジスタと該バツフア記憶装置との間で、該アクセ
ス単位データ幅を単位とするデータ転送を実行
し、 該タイミングは、該固定周期と、該アクセス単
位データ幅を該入出力データ幅で除した比との積
の長さの周期を分割して、すべての該チヤネルに
重複無く割り当てられるように構成されているこ
とを特徴とするチヤネル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17603084A JPS6154555A (ja) | 1984-08-24 | 1984-08-24 | チャネル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17603084A JPS6154555A (ja) | 1984-08-24 | 1984-08-24 | チャネル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154555A JPS6154555A (ja) | 1986-03-18 |
| JPH0439701B2 true JPH0439701B2 (ja) | 1992-06-30 |
Family
ID=16006498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17603084A Granted JPS6154555A (ja) | 1984-08-24 | 1984-08-24 | チャネル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154555A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6631063B2 (ja) * | 2015-07-24 | 2020-01-15 | 株式会社デンソー | 電子装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5276837A (en) * | 1975-12-22 | 1977-06-28 | Fujitsu Ltd | Buffer register transfer control |
| JPS57109023A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Channel device |
| JPS58107937A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | チヤネル制御方式 |
-
1984
- 1984-08-24 JP JP17603084A patent/JPS6154555A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5276837A (en) * | 1975-12-22 | 1977-06-28 | Fujitsu Ltd | Buffer register transfer control |
| JPS57109023A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Channel device |
| JPS58107937A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | チヤネル制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6154555A (ja) | 1986-03-18 |
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