JPS61260349A - メモリ選択方式 - Google Patents
メモリ選択方式Info
- Publication number
- JPS61260349A JPS61260349A JP60102014A JP10201485A JPS61260349A JP S61260349 A JPS61260349 A JP S61260349A JP 60102014 A JP60102014 A JP 60102014A JP 10201485 A JP10201485 A JP 10201485A JP S61260349 A JPS61260349 A JP S61260349A
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- Japan
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- memory
- processors
- data
- units
- processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はメモリを複数の処理単位に分割し、かつ該分割
された処理単位のアクセスが処理装置間で競合関係を発
生しないよう選択手段により制御することによりメモリ
共有による並列処理装置における高速なデータ転送を可
能とするものである。
された処理単位のアクセスが処理装置間で競合関係を発
生しないよう選択手段により制御することによりメモリ
共有による並列処理装置における高速なデータ転送を可
能とするものである。
本発明は情報処理分野における並列処理装置に係り、特
に複数の処理装置がメモリを共有する場合に、該メモリ
を複数の処理単位に分割し、かつ各処理単位について処
理装置間に競合を発生させないで処理装置間のデータ転
送を高速化する選択手段を設ける方式に関する。
に複数の処理装置がメモリを共有する場合に、該メモリ
を複数の処理単位に分割し、かつ各処理単位について処
理装置間に競合を発生させないで処理装置間のデータ転
送を高速化する選択手段を設ける方式に関する。
従来のメモリ共有型の並列処理方式は、１つまたは複数
のメモリ装置を複数の処理装置で共有し、該メモリのア
クセス制御は、該メモリ装置に優先度制御手段を設けて
行なっていた。
のメモリ装置を複数の処理装置で共有し、該メモリのア
クセス制御は、該メモリ装置に優先度制御手段を設けて
行なっていた。
該従来方式では、一つのメモリを複数の処理装置が非同
期にアクセスするため、ある１つの処理装置が共有メモ
リをアクセスしているときに、他の処理装置が該共有メ
モリをアクセスしようとすると競合が発生し、既に共有
メモリをアクセスしている処理装置のメモリアクセスサ
イクルが終了するまでメモリアクセスを待たされる。こ
のためメモリを経由した処理装置間のデータ転送が低下
する欠点があった・ 本発明は前記欠点に鑑みてなされたもので、メモリ共有
による並列処理装置におけるデータ転送の高速化を図る
ことを目的とする。
期にアクセスするため、ある１つの処理装置が共有メモ
リをアクセスしているときに、他の処理装置が該共有メ
モリをアクセスしようとすると競合が発生し、既に共有
メモリをアクセスしている処理装置のメモリアクセスサ
イクルが終了するまでメモリアクセスを待たされる。こ
のためメモリを経由した処理装置間のデータ転送が低下
する欠点があった・ 本発明は前記欠点に鑑みてなされたもので、メモリ共有
による並列処理装置におけるデータ転送の高速化を図る
ことを目的とする。
該ｉ的はメモリ装置５を複数のメモリ単位９゜１０．１
１に分割し、処理装置１．２．３との結合を制御する選
択回路１２，１３，１４，１５゜１６．１７を設け、該
メモリ単位と処理装置の結合を該選択回路により適宜切
換制御することにより達成される。
１に分割し、処理装置１．２．３との結合を制御する選
択回路１２，１３，１４，１５゜１６．１７を設け、該
メモリ単位と処理装置の結合を該選択回路により適宜切
換制御することにより達成される。
本発明はメモリを複数のメモリ単位に分割し、該分割さ
れた各メモリ単位にアドレスおよびデータバスの選択回
路を設け、該選択回路により該メモリ単位と結合すべき
処理単位を選択することにより処理装置間のメモリアク
セスの競合を防止するとともに、データ転送を高速に行
なうものである。
れた各メモリ単位にアドレスおよびデータバスの選択回
路を設け、該選択回路により該メモリ単位と結合すべき
処理単位を選択することにより処理装置間のメモリアク
セスの競合を防止するとともに、データ転送を高速に行
なうものである。
以下図面を参照しつつ本発明の詳細な説明する・第１図
は本発明の一実施例を示すメモリ装置共有による並列処
理装置の原理ブロック図である。
は本発明の一実施例を示すメモリ装置共有による並列処
理装置の原理ブロック図である。
図において、１〜３は処理装置、５はメモリ装置である
。 。
。 。
第２図は本発明の一実施例を示すメモリ選択回路を示す
図である。
図である。
図において、９〜１１は分割されたメモリ単位、１２〜
１７は選択回路である。
１７は選択回路である。
第３図は本発明の一実施例を示す選択回路１２゜１３．
１４の詳細を示す図である。
１４の詳細を示す図である。
図において、１８．１９は１ビット選択回路、２０．２
１．２２はドツトオア論理ゲート、２３は入力バス、２
４は選択信号である。
１．２２はドツトオア論理ゲート、２３は入力バス、２
４は選択信号である。
第４図は本発明の一実施例を示す選択回路１５゜１６．
１７の詳細を示す図である。
１７の詳細を示す図である。
図において、２５．２６は１ビット選択回路、２７．２
８．２９はドツトオア論理ゲートζ３０は選択信号、３
１は出力バスである。
８．２９はドツトオア論理ゲートζ３０は選択信号、３
１は出力バスである。
第１図では処理装置１〜処理装置３はメモリ装置５を共
有し並列処理系を構成するものである。
有し並列処理系を構成するものである。
処理装置１，２．３はそれぞれアドレスバス、データバ
スを有しており、メモリ装置５はメモリ単位９，１０．
１１に分割され選択回路１２．１３゜１４．１５，１６
．１７を介して各処理装置のアドレスバス、データバス
と結合している。
スを有しており、メモリ装置５はメモリ単位９，１０．
１１に分割され選択回路１２．１３゜１４．１５，１６
．１７を介して各処理装置のアドレスバス、データバス
と結合している。
今、処理装置１から処理装置２ヘデータを転送する場合
について考えると、まず処理装置１とメモリ単位９を結
合するように選択回路１２．１５を制御し、転送すべき
データを該メモリ単位９に格納した後、該選択回路１２
．１５を制御せしめて、当該メモリ単位９を処理装置２
と結合させ該メモリ単位９のアクセスを可能とすること
により。
について考えると、まず処理装置１とメモリ単位９を結
合するように選択回路１２．１５を制御し、転送すべき
データを該メモリ単位９に格納した後、該選択回路１２
．１５を制御せしめて、当該メモリ単位９を処理装置２
と結合させ該メモリ単位９のアクセスを可能とすること
により。
処理装置１と処理装置２におけるメモリアクセスの競合
を生ずることなくデータ転送を可能とするものである。
を生ずることなくデータ転送を可能とするものである。
次に選択回路の詳細について説明する。選択回路は複数
の処理装置より送られるアドレスのうち一つを選択する
ための回路、またはメモリ装置より読出したデータを複
数の処理装置の１つに転送するためのデータを送出すべ
きバスを選択するための回路である。例えば第３図では
１ビット選択回路１８．１９はそれぞれ入力バス２３の
数に対応した数のドツトオア論理ゲー）２０，２１．２
２を持ち、その出力はメモリ装置９．１０へ接続される
。１ビット選択回路は入力バス２３のビット数に相当す
る数が必要である。選択信号２４により１ビット選択回
路の論理ゲートの１つのゲートが出力可とされるように
制御することにより入力バスの選択を行なう。
の処理装置より送られるアドレスのうち一つを選択する
ための回路、またはメモリ装置より読出したデータを複
数の処理装置の１つに転送するためのデータを送出すべ
きバスを選択するための回路である。例えば第３図では
１ビット選択回路１８．１９はそれぞれ入力バス２３の
数に対応した数のドツトオア論理ゲー）２０，２１．２
２を持ち、その出力はメモリ装置９．１０へ接続される
。１ビット選択回路は入力バス２３のビット数に相当す
る数が必要である。選択信号２４により１ビット選択回
路の論理ゲートの１つのゲートが出力可とされるように
制御することにより入力バスの選択を行なう。
また、第４図では１ビット選択回路２５．２６はそれぞ
れ出力バス３１の数に対応した数のドツトオア論理ゲー
ト２７，２８．２９を持ち、該出力は出力バス３１に接
続され、入力はメモリ装置９、ＩＯに接続されている。
れ出力バス３１の数に対応した数のドツトオア論理ゲー
ト２７，２８．２９を持ち、該出力は出力バス３１に接
続され、入力はメモリ装置９、ＩＯに接続されている。
処理装置より送られる選択信号３０によりメモリ装置よ
り読出したデータを出力バス３１のどのバスに出力する
かを選択する。
り読出したデータを出力バス３１のどのバスに出力する
かを選択する。
以上説明した通り、本発明によればメモリ装置を複数の
メモリ単位に分割し、該分割したメモリ単位を任意の処
理装置と選択回路により結合させることができるので、
処理装置間のデータ転送を迅速に行なえる効果がある。
メモリ単位に分割し、該分割したメモリ単位を任意の処
理装置と選択回路により結合させることができるので、
処理装置間のデータ転送を迅速に行なえる効果がある。
第１図は本発明の一実施例を示すメモリ装置共有による
並列処理装置の原理ブロック図である。 第２図は本発明の一実施例を示すメモリ選択回路を示す
図である。 第３図は本発明の一実施例を示す選択回路１２゜１３．
１４の詳細を示す図である。 第４図は本発明の一実施例を示す選択回路１５゜１６．
１７の詳細を示す図である。 記号の説明、１〜３は処理装置、９〜１１は分割された
メモリ単位；１２〜１７は選択回路である。 粘１い 犠２個 ネ ４ 図
並列処理装置の原理ブロック図である。 第２図は本発明の一実施例を示すメモリ選択回路を示す
図である。 第３図は本発明の一実施例を示す選択回路１２゜１３．
１４の詳細を示す図である。 第４図は本発明の一実施例を示す選択回路１５゜１６．
１７の詳細を示す図である。 記号の説明、１〜３は処理装置、９〜１１は分割された
メモリ単位；１２〜１７は選択回路である。 粘１い 犠２個 ネ ４ 図
Claims (1)
- メモリ（５）を複数の処理装置が共有する並列処理シス
テムにおいて、該メモリ（５）を複数のメモリ単位に分
割し、該分割したメモリ単位と処理装置の結合を制御す
る選択手段を設けたことを特徴とするメモリ選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102014A JPS61260349A (ja) | 1985-05-14 | 1985-05-14 | メモリ選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102014A JPS61260349A (ja) | 1985-05-14 | 1985-05-14 | メモリ選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260349A true JPS61260349A (ja) | 1986-11-18 |
Family
ID=14315902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60102014A Pending JPS61260349A (ja) | 1985-05-14 | 1985-05-14 | メモリ選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61260349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095284A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 直列入／出力インターフェイスを有するマルチポートメモリ素子 |
| JP2008532140A (ja) * | 2005-02-23 | 2008-08-14 | マイクロン テクノロジー， インク． | 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法 |
-
1985
- 1985-05-14 JP JP60102014A patent/JPS61260349A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008532140A (ja) * | 2005-02-23 | 2008-08-14 | マイクロン テクノロジー， インク． | 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法 |
| JP2007095284A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 直列入／出力インターフェイスを有するマルチポートメモリ素子 |
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