JPH036768A - リング状階層化マルチプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、複数のプロセッサを周回パイプラインと共有
メモリで接続してなるリング状階層化マルチプロセッサ
に関する。

〈従来の技術〉 従来、プロセッサを多数接続して処理能力の増大と処理
の弾力化を図ったマルチプロセッサとして、例えば第４
図に示すようなしのがある。このマルチプロセッサは、
多数のＣＰＵをバスと共有メモリで互いに接続した階層
型接続方式のものであり、第１バスｌにＣＰＵＩ、２を
、第２バス２にＣＰＵ３，４．５を、第３バス３にＣＰ
Ｕ６，７を、第４バス４にＣＰＵ８，９を、第５バス５
にＣＰＵＩ　２．１３を夫々接続するとともに、第１バ
ス１と第２．第３バス２．３を夫々共有メモリＣＭｌ、
ＣＭ２を介して接続し、第２．第４バス２４を共有メモ
リＣＭ３で、第３．第５バス３．５を共有メモリＣＭ６
で夫々接続している。また、第２バス２に共有メモリＣ
Ｍ４を介してＣＰＵｌ０を、第３バス３に共有メモリＣ
Ｍ５を介してＣＰＵ１＋を、第４バス４に共有メモリＣ
Ｍ７を介してＣＰＵ１４を夫々接続している。

〈発明か解決しようとする課題〉 さて、上記従来のマルチプロセッサは、多数のＣＰＵＩ
〜１５を多くのバス１〜５と共有メモリＣＭＩ、２．３
．６で接続した構成であるため、１つのバスに接続され
ている複数のＣＰしかそのバスの特定の共有メモリに同
時にアクセスしようとするとき、次のような調整か行な
われる。即ち、同時にアクセス要求のあったＣＰＵ相互
間で処理時間の調停を行ない、現在処理中のＣＰＵの処
理か終わるまで他のＣＰＵのバス使用を待たせたり、バ
スを使用できる時間をＣＰしごとに時分割で予め決めて
おき、これに従ってバスを時分割使用させたりしている
。

ところが、このような調整を行なうと、バスが各時間ご
とにある１つのＣＰＵによって占有されてしまうことに
なり、バスのｆり用効率が低下して迅速な処理ができな
くなるという欠点がある。また、アクセス対象の共有メ
モリを介してさらに次段のバスの共有メモリにアクセス
するような場合は、バスの利用効率が一層低下して本来
の高処理能力が発揮できなくなる。

そこで、本発明の目的は、従来のバスによる階層型接続
方式に代えて周回パイプラインによる新規なリング状の
階層型接続方式を用いることによって、バスの利用効率
を高め、処理の迅速化を図ることができるリング状階層
化マルチプロセッサを提供することである。

く課題を解決するための手段〉 上記目的を達成するため、本発明のリング状階層化マル
チプロセッサは、複数のプロセッサを周回パイプライン
でリング状に接続してループを複数形成し、これらのル
ープを共有メモリを介して互いに接続し、これらループ
の周回パイプラインに宛先アドレス、命令、データを連
結してなる複数のトークンを巡回させて並列処理を行な
うようにしている。

〈作用〉 各ループ上に接続されたＣＰＵおよび共有メモリは、そ
の周回パイプラインを巡回する複数のトークンによって
互いに命令やデータを送受して並列的にアクセスを行な
う。また、あるループ上のＣＰＵおよび共有メモリは、
上位または下位にあたるループ上のＣＰＵや共有メモリ
と、両者の周回パイプラインを巡回するトークンおよび
特定の共有メモリを介して互いに命令やデータを送受し
て並列的にアクセスを行なう。つまり、周回バイブライ
ンには同時に複数のトークンが巡回し、その夫々が複数
のＣＰ［Ｊおよび共有メモリ間のアクセスに関与するか
ら、従来のような伝送路の占有がなくなり、バスの利用
効率が向上し、処理が迅速化される。

〈実施例〉 以下、本発明を図示の実施例により詳細に説明する。

第１図は、本発明のリング状階層化マルチプロセッサの
一例ヲ示すブロック図である。このマルチプロセッサは
、第４図で述べたマルチプロセッサのバス１．２，３，
４．５の各両端を夫々接続し、これらのバスにトークン
伝送機能を付与して周回パイプライン！、２，３，４．
５とし、ＣＰＵ３〜５４および共有メモリＣＭ１〜７を
第４図と同じ位置関係に配置するとともに、これらＣＰ
Ｕ、ＣＭ相互間の命令やデータの送受を、各周回パイプ
ラインを巡回する複数のトークンによって並列的に行な
うように構成されている。

換言すれば、上記マルチプロセッサは、ＣＰＵ１．２を
もつ周回パイプラインｌの内側に、ＣＰＵ３〜５と０Ｍ
４（ＣＰＵＩＯ）をもつ周回パイプライン２およびＣＰ
Ｕ６，７と０Ｍ５（ＣＰＵＩ　Ｉ）をもつ周回パイプラ
イン３を夫々配置し、さらに上記周回パイプライン２の
内側にＣＰＵ８，９と０Ｍ７（ＣＰＵ１４）をもつ周回
パイプライン４を、上記周回パイプライン３の内側にＣ
ＰＵ１２．＋３をもつ周回パイプライン５を夫々配置す
るとともに、周回パイプライン■と２，３を夫々ＣＭＩ
ＣＭ２で接続し、周回パイプライン２と４を０Ｍ３で、
周回パイプライン３と５を０Ｍ６で夫々接続したリング
状の階層型接続方式となっている。

第２図は上記周回パイプラインのトークン伝送機能を模
式的に表わしており、送信元たるＣＰＵ２２．２３およ
び宛先たる共有メモリ２４．２５は、周回パイプライン
２１によってリング状に接続され、この周回パイプライ
ン２Ｉ上を宛先アドレス命令、データを連結してなる複
数のトークンが次のように巡回する。空の表示をもつ空
きトークン２６は、送信元のＣＰＵ２２で宛先アドレス
と命令からなるパケット２７を連結し、表示を連結に変
えて周回パイプライン２Ｉ上を矢印Ａの方向に巡回する
。いま、宛先アドレスが共有メモリ２４で、命令がリー
ド命令であるとすると、次のＣＰＵ２３は、連結の表示
によりこのトークン２６にはパケットが連結できないと
判断してメツセージの送出を見合わせる。そして、宛先
の共有メモリ２４に達したトークン２６は、連結してい
たパケット２７を分離して共有メモリ２４に渡し、その
リード命令に応じて共有メモリ２４から受は取ったデー
タをＣＰＵ２２を目指す宛先アドレスと共にパケット２
８として連結してさらに矢印Ａの方向に巡回する。次に
、トークン２６は、宛先でない共有メモリ２５を通過し
てもとのＣＰＵ２２に達し、ここでパケット２８を分離
して共有メモリ２４から得たデータをＣＰＵ２２に与え
た後、その表示を空きに変える。なお、このような空き
トークン２６は、周回パイプライン２１の伝送能力に応
じた個数だけ同時巡回し、周回パイプライン上の複数の
ＣＰＵ、共有メモリ相互間の命令やデータの送受を並列
的に行なう。

上記構成のリング状階層化マルチプロセッサの動作につ
いて、第１図の周回パイプライン４を例にとって説明す
る。

いま、周回パイプライン４上の各接続点には、第１図に
示すように４つのトークンＴＩ−Ｔ４があり、各トーク
ンは、その接続点でΔを時間留まった後、矢印Ｂ方向に
次の接続点まで瞬時に移動し、ここで再びΔを時間留ま
ることを繰り返して周回パイプライン４を巡回するもの
とする。第３図は、このように巡回するトークンＴｌ−
Ｔ４の状態を、横軸に時間をとり、縦軸（ａ）　、　（
ｂ）　、　（ｃ）　、　（ｄ）に順次接続点たるＣＰ　
Ｕ　８　、　ＣＭ　３　、　ＣＰ　Ｕ　９　、　ＣＭ　
７ならびにこれらの動作をとって表わした図である。

図中のＲ８７１等はそのＣＰＵ８が０Ｍ７に対して出力
する１番目のリードアクセス要求を、Ｗ２Ｂ５等はその
ＣＰＵ８が０Ｍ３に対して出力する１番目のライトアク
セス要求を、Ａ３７１はリードアクセス要求Ｒ８７１に
対して０Ｍ７から読み出されたデータを夫々示している
。

第３図において、時刻ｔ０〜１．の間に、ＣＰＵ８はリ
ード要求Ｒ８７１が発生したためトークンＩ（ＴＩ）に
メツセージＲ８７！を接続し、ＣＰＵ９はライト要求Ｗ
９７１が発生したためトークン３（Ｔ３）にメツセージ
Ｗ９７１を接続し、０Ｍ７゜０Ｍ３にあるトークン２（
Ｔ２）、トークン４（Ｔ４）は空のままである。次いで
、各トークンは瞬時に次の接続点に移動して、時刻ｔ１
〜ｔ、の間に、ＣＰＵ８．ＣＰＵ９は夫々のライト要求
に基づいて空のトーク：／　２　、４　Ｌ：メッ’ｔｒ
−ジＷ８３１．Ｗ９７２を夫々接続し、０Ｍ７はトーク
ン３のメツセージＷ９７＋を受けてデータ書込み処理を
行なった後トークン３を空にする一方、０Ｍ３はトーク
ン３のメツセージＲ８７１が自分に対するものでないの
で処理を行なわない。各トークンはさらに移動して、時
刻ｔ、〜ｔ３の間に、ＣＰＵ８は空になったトークン３
にライト要求に基づいてメツセージＷ８３２を接続する
一方、ＣＰＵ９は既にメツセージＲ８７１が付されてラ
イト要求Ｗ９７３を接続できないトークンｌを通過させ
、０Ｍ３，０Ｍ７は夫々トークン２，４のメツセージＷ
８３１．Ｗ９７２を受けてデータ書込み処理をした後夫
々のトークン２，４を空にする。

各トークンは再び移動して、時刻ｔ３〜ｔ４の間に、Ｃ
ＰＵ９は空になったトークン２に前回のライト要求のメ
ツセージＷ９７３を接続し、０Ｍ３はトークン３のメツ
セージＷ８３２を受けてデータ書込み処理をした後トー
クン３を空にし、０Ｍ７はトークンＩのメツセージＲ８
７１を受けて読み出したデータＡ３７１をトークンＩに
交換接続する一方、ＣＰＵ８にあるトークン４は空のま
まである。各トークンはさらに移動して夫々もとの第１
図に示す接続点に戻り、時刻ｔ４〜ｔ、の間に、ＣＰＵ
８はトークンＩのデータＡ３７１を取り込んでトークン
Ｉを空にし、０Ｍ７はトークン２のメンセージＷ９７３
を受けてデータ書込み処理をした後トークン２を空にし
、０Ｍ３．ＣＰＵ９には空のトークン４．３が留まって
、周回パイプライン２上の４つのトークンＴｌ−Ｔ４の
一巡が終了する。つまり、時刻ｔ。〜ｔ、の間の４つの
トークンの−巡によって、ＣＰＵ５による０Ｍ７からの
１回のデータ読み出しＲ８７１および０Ｍ３への２回の
データ書き込みＷ８３１．Ｗ８３２ならびにＣＰＵ９に
よる０Ｍ７への３回のデータ書き込みＷ９７１、Ｗ９７
２．Ｗ９７３の合計６つの処理が完了するから、第４図
の従来例のように伝送路力匂つのＣＰＵで占有されるこ
とがなく、伝送路を複数のトークンで効率的に利用した
並列的アクセスによって、処理を昔しく迅速化できる。

以上のような並列処理は、他の周回バイブライン１，２
，３．５においても同様に行なわれる。また、各周回バ
イブライン間のアクセスら、例えばＣＰ　Ｕ　８から上
位の階層のＣＰＵ５へメソセージを送る場合、周回バイ
ブライン４を巡回するトークンを介して０Ｍ３ヘメツセ
ージを送り、続いて周回バイブライン２を巡回するトー
クンを介してＣＰＵ５がメツセージを受は取ることによ
って共有メモリを経て容易かつ効率的に行なわれる。従
って、第１図の如くリング状に階層化されたマルチプロ
セッサ全体でも、伝送路の利用効率が向上し、処理を著
しく迅速化することができる。

なお、本発明が図示の実施例に限られないのはいうまで
もない。

〈発明の効果〉 以上の説明で明らかなように、本発明のリング状階層化
マルチプロセッサは、複数のプロセッサを周回バイブラ
インでリング状に接続してループを複数形成し、これら
のループを共有メモリを介して互いに接続し、これらル
ープの周回バイブラインに宛先アドレス、命令、データ
を連結してなる複数のトークンを巡回させて並列処理を
行なうようにしているので、伝送路を従来のように１つ
のプロセッサで占有させることなく、複数のトークンで
効率的に利用して、複数のプロセッサ、共有メモリ相互
間で並列的アクセスを行なうことができ、処理を著しく
高速化することができる。

【図面の簡単な説明】

第１図は本発明のリング状階層化マルチプロセッサの一
実施例を示すブロック図、第２図は上記実施例の周回バ
イブラインのトークン伝送機能を模式的に示す図、第３
図は上記トークンの巡回を示す図、第４図は従来のマル
チプロセッサを示すブロック図である。 ＣＰＵＩ〜Ｉ４・・・プロセッサ、 ＣＭＩ〜ＣＭ７・・・共有メモリ、 １．２．３．４．５・・・周回バイブライン、Ｔ１〜Ｔ
４　・・トークン。 第２図 Ｐ）４ 特　許　出　願　人　　シャープ株式会社代　理　人　
弁理士　　青白　葆　はか１名ミ≦ヨー２７

Claims (1)

【特許請求の範囲】
1. （１）複数のプロセッサを周回パイプラインでリング状
   に接続してループを複数形成し、これらのループを共有
   メモリを介して互いに接続し、これらループの周回パイ
   プラインに宛先アドレス、命令、データを連結してなる
   複数のトークンを巡回させて並列処理を行なうようにし
   たリング状階層化マルチプロセッサ。