JPS60237566A - プロセツサ間通信方式 - Google Patents
プロセツサ間通信方式Info
- Publication number
- JPS60237566A JPS60237566A JP9178184A JP9178184A JPS60237566A JP S60237566 A JPS60237566 A JP S60237566A JP 9178184 A JP9178184 A JP 9178184A JP 9178184 A JP9178184 A JP 9178184A JP S60237566 A JPS60237566 A JP S60237566A
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- JP
- Japan
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- processor
- processors
- area
- data
- memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はマルチプロセッサシステムにおけるプロセッサ
間通信の方法に関するものである。
間通信の方法に関するものである。
（従来技術）
従来、このような分野にプロセッサ間通信を行なう機能
をもった回路は、直接プロセッサのオーダで相手プロセ
ッサに指示したりあるいは状態を読取ったシするように
構成されていた。
をもった回路は、直接プロセッサのオーダで相手プロセ
ッサに指示したりあるいは状態を読取ったシするように
構成されていた。
第１図はこの様な従来のプロセッサ間通信方式のブロッ
ク図である。同図において、１０．２０はプロセッサ、
１１．２１はデータ格納用レジスタ、１２．２２は各プ
ロセッサのメモリ、１００はレソスタライト信号、１０
１は応答信号、２ｏｏ。
ク図である。同図において、１０．２０はプロセッサ、
１１．２１はデータ格納用レジスタ、１２．２２は各プ
ロセッサのメモリ、１００はレソスタライト信号、１０
１は応答信号、２ｏｏ。
２０１は１００，１０１に対する反対向の同一信号であ
る。発信側プロセッサ（例えばＩＯ）が着信側プロセッ
サ（例えば２０）にデータを送出する場合に着信側プロ
セッサ側に用意されている指示格納レジスタ（例えば２
１）に対して発信側プロセッサ１０がライト命令１００
を送出する。着信側プロセッサ２０は定周期に起動され
るプログラムでレジスタ２１の内容を読取如実行し、さ
らに送信側プロセッサ１０に対し受信完了通知１０１を
行なっていた。
る。発信側プロセッサ（例えばＩＯ）が着信側プロセッ
サ（例えば２０）にデータを送出する場合に着信側プロ
セッサ側に用意されている指示格納レジスタ（例えば２
１）に対して発信側プロセッサ１０がライト命令１００
を送出する。着信側プロセッサ２０は定周期に起動され
るプログラムでレジスタ２１の内容を読取如実行し、さ
らに送信側プロセッサ１０に対し受信完了通知１０１を
行なっていた。
しかしながら、前記のような専用の通信レジスタ２１を
必要とすること、及び発信側プロセッサ１０は受信側プ
ロセッサ２０が読取処理を終えて受信完了通知１０１を
受けるまでライト命令ＺＯＯを終了できずに発信側プロ
セッサ１０は待合せをしなければならないという欠点が
あった。
必要とすること、及び発信側プロセッサ１０は受信側プ
ロセッサ２０が読取処理を終えて受信完了通知１０１を
受けるまでライト命令ＺＯＯを終了できずに発信側プロ
セッサ１０は待合せをしなければならないという欠点が
あった。
（発明の目的）
本発明は、このような欠点を解決するためになされたも
ので、専用のレノスタを設けず、プロセッサ間で共通に
使用できるメモリエリアに指示や状態表示を書きこむこ
とによって、ハード量を少なくする。また、指示の起動
を割込にすることによシ送信側プロセッサの指示に対す
る受信側プロセッサの応答を早クシ、送信側プロセッサ
の待合せ時間を少なくすることによシ処理速度の向上が
はかれるプロセッサ間通信方式を提供するものである。
ので、専用のレノスタを設けず、プロセッサ間で共通に
使用できるメモリエリアに指示や状態表示を書きこむこ
とによって、ハード量を少なくする。また、指示の起動
を割込にすることによシ送信側プロセッサの指示に対す
る受信側プロセッサの応答を早クシ、送信側プロセッサ
の待合せ時間を少なくすることによシ処理速度の向上が
はかれるプロセッサ間通信方式を提供するものである。
（発明の概要）
本発明は、複数個のプロセッサよりなるマルチプロセッ
サシステムにおいて、複数個のブロセ。
サシステムにおいて、複数個のブロセ。
すよシアクセスできるメモリと、いずれか１つのプロセ
ッサよシ他の複数個のプロセッサに対しそれぞれ個有の
割込を相互に発生する回路及び相互に受信する回路とか
ら構成され、前記メモリを各プロセッサに対応してエリ
アを割付け、そのエリアを介し、相手プロセッサに割込
通知することによシ、そのエリアにデータがあることを
通知する手段と、データを受信した側のプロセッサが前
記エリアに指定された・母ターンを書込むことによシ、
データを受信したことを送信側プロセッサに通知する手
段を有することを特徴としたプロセッサ間通信方式であ
る。
ッサよシ他の複数個のプロセッサに対しそれぞれ個有の
割込を相互に発生する回路及び相互に受信する回路とか
ら構成され、前記メモリを各プロセッサに対応してエリ
アを割付け、そのエリアを介し、相手プロセッサに割込
通知することによシ、そのエリアにデータがあることを
通知する手段と、データを受信した側のプロセッサが前
記エリアに指定された・母ターンを書込むことによシ、
データを受信したことを送信側プロセッサに通知する手
段を有することを特徴としたプロセッサ間通信方式であ
る。
（発明の実施例）
以下本発明の実施例を図にしたがって詳細に説明する。
第２図は本１発明の実施例を示すブロック図である。同
図において、３０は共有メモリエリアで第１図の従来例
のメモリ１２．２２を合せて一部を両方向からアクセス
できるようにしたエリアであｐ、３００，３０１は割込
原因信号である。
図において、３０は共有メモリエリアで第１図の従来例
のメモリ１２．２２を合せて一部を両方向からアクセス
できるようにしたエリアであｐ、３００，３０１は割込
原因信号である。
図に示すように、本発明は従来の方式（第１図）にあっ
たレノスタ１１及びレジスタ２ノの代用として、ゾロセ
ッサ（Ａ） Ｉｏ又はプロセッサ（Ｂ）２０のいずれか
らもアクセスできる共有メモリエリア３０を置くことに
よりデータ受授を行なうものである。この共有メモリエ
リア３０は各プロセッサ（Ａ）７’０またはプロセッサ
（Ｂ） ２ｏから自分のメモリと同様に使用でき、ある
エリアをプロセッサ（Ａ） ７７ 用またプロセッサ（
Ｂ） ２０用と分けてアドレスを決めて割付けておく。
たレノスタ１１及びレジスタ２ノの代用として、ゾロセ
ッサ（Ａ） Ｉｏ又はプロセッサ（Ｂ）２０のいずれか
らもアクセスできる共有メモリエリア３０を置くことに
よりデータ受授を行なうものである。この共有メモリエ
リア３０は各プロセッサ（Ａ）７’０またはプロセッサ
（Ｂ） ２ｏから自分のメモリと同様に使用でき、ある
エリアをプロセッサ（Ａ） ７７ 用またプロセッサ（
Ｂ） ２０用と分けてアドレスを決めて割付けておく。
従って、送信側プロセッサ（Ａ） （例えばＩＯ）が相
手のプロセッサ（Ｂ）（例えば２０）に送シたい指示あ
るいは状態等のデータを自分に割付けられたメモリに書
込む。
手のプロセッサ（Ｂ）（例えば２０）に送シたい指示あ
るいは状態等のデータを自分に割付けられたメモリに書
込む。
これは通常のメモリアクセスと全く同様に行なわれる。
送信側プロセッサはデータを書込み後、受信側プロセッ
サにＩ１０命令等を送出する。受信側プロセッサは、送
信側プロセッサの命令を着信側プロセッサの割込原因と
するように設定しておく。
サにＩ１０命令等を送出する。受信側プロセッサは、送
信側プロセッサの命令を着信側プロセッサの割込原因と
するように設定しておく。
また着信側プロセッサは、送信側プロセッサが、すぐ次
の処理に移行できるように、つまりＩ１０命令等を終了
させるべく、応答信号を即時返送する。
の処理に移行できるように、つまりＩ１０命令等を終了
させるべく、応答信号を即時返送する。
着信側プロセッサは、その後ゆっくりと自分の好きな時
間に送信側から送られてきた指示等のデータを読取り処
理すればよい。このとき、送信側プロセッサはどちらの
プロセッサ（Ａ）１θまたはプロセッサ（Ｂ） ２０で
あっても同じ方法で通信を行なってもかまわないし、可
能である。なお、本実施例では２個のプロセッサ間につ
いて説明したが、複数個のプげセッサ間でも同様な方法
で実行し得るととは明らかである。また、前述したよう
な方法でデータを転送したとき、両プロセッサの処理の
スピードが合わないとき（例えば片方のブロセ、すが相
手のプロセッサに送りたいデータが沢山アルノに着信側
プロセッサは別の処理に忙しくてデータを受けつける時
間がないようなとき、）があると、データの受授確認を
しなければならない。
間に送信側から送られてきた指示等のデータを読取り処
理すればよい。このとき、送信側プロセッサはどちらの
プロセッサ（Ａ）１θまたはプロセッサ（Ｂ） ２０で
あっても同じ方法で通信を行なってもかまわないし、可
能である。なお、本実施例では２個のプロセッサ間につ
いて説明したが、複数個のプげセッサ間でも同様な方法
で実行し得るととは明らかである。また、前述したよう
な方法でデータを転送したとき、両プロセッサの処理の
スピードが合わないとき（例えば片方のブロセ、すが相
手のプロセッサに送りたいデータが沢山アルノに着信側
プロセッサは別の処理に忙しくてデータを受けつける時
間がないようなとき、）があると、データの受授確認を
しなければならない。
この場合には、受信側プロセッサが受信を完了すると、
そのエリアをクリア（またはある応答・ぐターンを書込
む）することによって送信側プロセッサに未だデータを
処理し終ってないことを通知する。従って、送信側プロ
セッサは通信エリアが空になっていなければ、たとえ送
信データをかかえていても待っているような処理を行な
う。こうすることによって、プロセッサ間の処理スピー
ドの違いによるデータの紛失はさけられる。
そのエリアをクリア（またはある応答・ぐターンを書込
む）することによって送信側プロセッサに未だデータを
処理し終ってないことを通知する。従って、送信側プロ
セッサは通信エリアが空になっていなければ、たとえ送
信データをかかえていても待っているような処理を行な
う。こうすることによって、プロセッサ間の処理スピー
ドの違いによるデータの紛失はさけられる。
第３図は上記のフローチャートである。同図において、
送信エリアと受信エリアは共有メモリ上で同一のアドレ
スエリアであシ、データの流れている方向によシ送信エ
リア、受信エリアと名ずけられている。また、送信側プ
ロセッサと受信側プロセッサが入れかわっても、よい様
に各プロセッサ毎に送信エリア（相手側の受信エリア）
を分けてあれば、データの混信はない。
送信エリアと受信エリアは共有メモリ上で同一のアドレ
スエリアであシ、データの流れている方向によシ送信エ
リア、受信エリアと名ずけられている。また、送信側プ
ロセッサと受信側プロセッサが入れかわっても、よい様
に各プロセッサ毎に送信エリア（相手側の受信エリア）
を分けてあれば、データの混信はない。
（発明の効果）
以上説明したように本発明は、ハードを少なくするため
メモリを共有メモリにし、そのエリアを送信エリアまた
は受信エリアに割付け、割込通知することによシ相互ブ
ロセッサ間の処理の同期をとるようにしたので、各々の
ブロセ、す間の処理に影響を与えずにデータ転送ができ
る。
メモリを共有メモリにし、そのエリアを送信エリアまた
は受信エリアに割付け、割込通知することによシ相互ブ
ロセッサ間の処理の同期をとるようにしたので、各々の
ブロセ、す間の処理に影響を与えずにデータ転送ができ
る。
この方式はマルチプロセッサシステムの複数個あるプロ
セッサ間のデータ通信に利用することができる。
セッサ間のデータ通信に利用することができる。
第１図は従来のプロセッサ間通信方式のブロック図、第
２図は本発明の実施例のブロック図、第３図は第２図の
フローチャートである。 １０・・・プロセッサ（Ａ）、２０・・・プロセッサ（
Ｂ）、３０・・・共有メモリエリア、３００．３０１・
・・割込原因信号。 特許出願人 沖電気工業株式会社 ｌ 事件の表示 昭和５９年 特 許 願第０９１７８１号２、発明の名
称 プロセッサ間通信方式 ３ 補正をする者 事件との関係 特許出願人 ６、補正の内容 明細書第５頁第１２行目に「１１用」
とあるのを「１０用」と補正する。
２図は本発明の実施例のブロック図、第３図は第２図の
フローチャートである。 １０・・・プロセッサ（Ａ）、２０・・・プロセッサ（
Ｂ）、３０・・・共有メモリエリア、３００．３０１・
・・割込原因信号。 特許出願人 沖電気工業株式会社 ｌ 事件の表示 昭和５９年 特 許 願第０９１７８１号２、発明の名
称 プロセッサ間通信方式 ３ 補正をする者 事件との関係 特許出願人 ６、補正の内容 明細書第５頁第１２行目に「１１用」
とあるのを「１０用」と補正する。
Claims (1)
- 【特許請求の範囲】 複数個のプロセッサよシなるマルチプロセッサシステム
において、 複数個のプロセッサよシアクセスできるメモリと、いず
れか１つのプロセッサより他の複数個のプロセッサに対
しそれぞれ個有の割込を相互に発生する回路及び相互に
受信する回路とから構成され、前記メモリを各プロセッ
サに対応してエリアを割付け、そのエリアを介し、相手
プロセッサに割込通知することによってそのエリアにデ
ータがあることを通知する手段と、データを受信した側
のプロセッサが前記エリアに指定された・ぐターンを書
込むことにより、データを受信したことを送信側プロセ
ッサに通知する手段を有することを特徴とするプロセッ
サ間通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178184A JPS60237566A (ja) | 1984-05-10 | 1984-05-10 | プロセツサ間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178184A JPS60237566A (ja) | 1984-05-10 | 1984-05-10 | プロセツサ間通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60237566A true JPS60237566A (ja) | 1985-11-26 |
| JPH0522939B2 JPH0522939B2 (ja) | 1993-03-31 |
Family
ID=14036130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9178184A Granted JPS60237566A (ja) | 1984-05-10 | 1984-05-10 | プロセツサ間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60237566A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633358A (ja) * | 1986-06-23 | 1988-01-08 | Toshiba Corp | マルチプロセサ |
| JPH02156364A (ja) * | 1988-12-08 | 1990-06-15 | Nec Corp | 複数装置間データ転送システム |
| EP0729106A1 (en) * | 1995-02-14 | 1996-08-28 | Nokia Mobile Phones Ltd. | Data interface |
| JP2009043256A (ja) * | 2007-08-06 | 2009-02-26 | Nuvoton Technology Corp | 記憶装置のアクセス方法及び装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384658A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Processing system for inter-processor communication |
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS5797133A (en) * | 1980-12-05 | 1982-06-16 | Minolta Camera Co Ltd | Control system of data transfer |
| JPS57152066A (en) * | 1981-03-16 | 1982-09-20 | Tokyo Electric Co Ltd | Opu communication system in multi-opu system |
| JPS5854462A (ja) * | 1981-09-28 | 1983-03-31 | Hitachi Ltd | 共有メモリ装置 |
| JPS5875259A (ja) * | 1981-10-28 | 1983-05-06 | Nec Corp | マイクロコンピユ−タ複合化方式 |
-
1984
- 1984-05-10 JP JP9178184A patent/JPS60237566A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384658A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Processing system for inter-processor communication |
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS5797133A (en) * | 1980-12-05 | 1982-06-16 | Minolta Camera Co Ltd | Control system of data transfer |
| JPS57152066A (en) * | 1981-03-16 | 1982-09-20 | Tokyo Electric Co Ltd | Opu communication system in multi-opu system |
| JPS5854462A (ja) * | 1981-09-28 | 1983-03-31 | Hitachi Ltd | 共有メモリ装置 |
| JPS5875259A (ja) * | 1981-10-28 | 1983-05-06 | Nec Corp | マイクロコンピユ−タ複合化方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633358A (ja) * | 1986-06-23 | 1988-01-08 | Toshiba Corp | マルチプロセサ |
| JPH02156364A (ja) * | 1988-12-08 | 1990-06-15 | Nec Corp | 複数装置間データ転送システム |
| EP0729106A1 (en) * | 1995-02-14 | 1996-08-28 | Nokia Mobile Phones Ltd. | Data interface |
| JP2009043256A (ja) * | 2007-08-06 | 2009-02-26 | Nuvoton Technology Corp | 記憶装置のアクセス方法及び装置 |
| US8285895B2 (en) | 2007-08-06 | 2012-10-09 | Winbond Electronics Corporation | Handshake free sharing in a computer architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522939B2 (ja) | 1993-03-31 |
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