JP3077992B2

JP3077992B2 - データ伝送装置

Info

Publication number: JP3077992B2
Application number: JP02116732A
Authority: JP
Inventors: 義人戸辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-08
Filing date: 1990-05-08
Publication date: 2000-08-21
Anticipated expiration: 2015-08-21
Also published as: JPH0414340A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は複数の計算機、制御装置間で、間断なくデー
タの情報交換を行なうデータ伝送装置に係り、特にマイ
クロプロセッサの受信データ処理の負担を軽減して伝送
路の高速化への対応を容易に行ない得るようにしたデー
タ伝送装置に関する。

（従来の技術）一般に、プロセス制御用伝送システムにおいては、伝
送路に接続される機器同志は相互に応答性の高いデータ
交換を必要とする。このため、伝送装置を意識せずにア
クセスできる仮想共有メモリ（以下、コモンメモリと称
する）による情報交換方式が採用されている。そして、
この情報交換方式としては、例えば“特公平１−8501
号”に、その基本的な原理が示されている。

第５図は、この種のプロセス制御システムに適用され
るLANシステムの構成例を示す図である。第５図におい
て、各制御機器（以下、ノードと称する）10₁−10_nは、
共通伝送路Ｌにより相互接続されている。なお、第５図
では、ループ形ネットワーク構成となっているが、ネッ
トワークの形態は各ノードをバス状に接続するバス形ネ
ットワーク、スター状に接続するスター形ネットワーク
等、特に限定されるものではない。すなわち、共通伝送
路Ｌを複数のノードが時分割使用する場合に、各ノード
へ伝送路使用権を与える制御方式（メディアクセス制御
方式）が、トークンパッシング方式相当を有するネット
ワークシステムでありさえすればよい。本発明に関わる
プロセス制御システムに適用されるネットワークシステ
ムは、上述のトークンパッシング方式をメディアクセス
制御に用いるものであり、ネットワークの形態には特に
制限されない。

第５図において、各ノード10₁−10_nには、コモンメモ
リCMが備えられており、ノード間で伝送されるデータ
は、コモンメモリCM上にシステム共通の一意のメモリア
ドレスとして割り付けられる。各ノードでは、順番に周
期的に自分の出力データDT₁−DT_nを他のノードへ同報、
または群同報伝送する（スキャン伝送）。ここで、ある
ノードがトークン（伝送権）を獲得すると、そのノード
の出力データを送信し始める。その他の全てのノード
は、このデータフレームを受信すると、コモンメモリCM
の該当するメモリアドレスへ格納する。

第６図は、上述した方式により各ノードで伝送される
データフレームの形式の一例を示す図であり、また第７
図は、上述した方式によるネットワークシステムを実現
する従来技術によるハードウェア構成の一例を示す図で
ある。

以下、第６図に示すデータフレームフォーマットと、
第７図に示すハードウェア構成例を中心にして、従来方
式による受信データ処理について詳細に説明する。

第７図において、伝送路１には伝送路接続部２を介し
て、送受信制御回路３が引き込み線４により接続されて
いる。ここで、伝送路１としては、電気ケーブル、光ケ
ーブルのいずれであっても構わない。また、内部には、
送受信制御回路３に指令を与えるマイクロプロセッサ
８、送信データおよび高速スキャン受信データ（第１優
先度のスキャンデータ、本従来例では優先度を２クラス
として、それぞれ高速、低速とする）を格納する第１の
メモリM₁、低速スキャン受信データおよび制御情報を格
納する第２のメモリM₂、デュアルポートメモリからなる
１伝送周期中に受信する全てのデータを格納するバッフ
ァメモリR_B、第２のメモリM₂へのアドレスを与える第２
のメモリアドレスレジスト６、外部インタフェース７、
外部のアドレスM₁,M₂の実アドレスに変換するアドレス
変換メモリA_m、フレームの誤り制御を行なうための受信
ポインタ制御部９が備えられている。ここで、第１のメ
モリM₁と第２のメモリM₂とにより、コモンメモリが構成
されている。なお、図中Ｇはゲート、ａはアドレスバ
ス、ｄはデータバスをそれぞれ示している。

送受信制御回路３は、伝送路１からトークンフレーム
を受信すると送信権を得て、第６図に示す形式に従うデ
ータフレームを送信する。また、送受信制御回路３内に
はトークンローテーションタイマがあり、トークンフレ
ームが到着したときのトークンローテーションタイマの
値に従って、トークンローテーションタイマの値に余裕
がない時には高速スキャンデータのみを送信し、トーク
ンローテーションタイマの値に余裕がある時には高速ス
キャンデータと低速スキャンデータとを送信する。この
場合、第６図のFCによって、高速スキャンと低速スキャ
ンとが区別される。

また、送受信制御回路３は、伝送路１からデータフレ
ームを受信すると、バッファメモリR_Bおよび第１のメモ
リM₁へ受信データを書き込む。そして、受信したデータ
は、マイクロプロセッサ８により処理される。第10図
は、バッファメモリR_B上に受信データが格納された状態
を示す図である。

一方、マイクロプロセッサ８は、第10図に示すバッフ
ァメモリR_B内の各受信フレームのSTSを調べ、その結果
受信誤りがあった場合には、そのフレームを無視して次
のフレーム処理へ移行する。また、各受信フレームのST
Sが正常である場合には、FCにより高速スキャンデータ
か低速スキャンデータかの区別を行なう。そして、低速
スキャンデータは、フレーム中のADRSを転送先コモンメ
モリアドレスをして、WNワード数分のデータをバッファ
メモリR_Bから第２のメモリM₂へ転送する。なお、高速ス
キャンデータの受信処理に関しては、次に第１のメモリ
M₁のバッファ制御について述べた後に別途説明する。

さて、伝送スピードが高くなると、受信したデータフ
レームをマイクロプロセッサ８が処理する速度よりも、
送受信制御回路３がメモリに書き込む速度の方が大きく
なり、バッファメモリR_Bで受信したデータについて全て
メモリ転送行なうと、受信制御できなくなる可能性が生
じる。そこで、トラフィックの大きな高速スキャンデー
タは、メモリ転送を行なわない方法を採用するのが望ま
しい。このため、第１のメモリM₁内に、バッファメモリ
R_Bと同一サイズの受信ブロックを３個確保し、１スキャ
ン伝送周期、すなわち自ノードが送信を終了してトーク
ンを放出してから、トークンが一巡して自ノードに戻
り、次にトークンを放出するまでの期間毎にブロックを
切り替え、外部インタフェース７から逐次最新の高速ス
キャンデータを参照できるように、マイクロプロセッサ
８によりアドレス変換メモリA_mを更新することにしてい
る。そして、この３個のブロックを切り替えるアルゴリ
ズムを実現するために、受信ポインタ制御部に、次に示
すような３種類のポインタを用意する。

P1:受信データを実際に格納するブロックを指すポイ
ンタ P2:過去に受信したブロックの中で、受信したデータ
フレームが全て有効である最新のブロックを指すポイン
タ P3:次のスキャン伝送周期において受信データを格納
するブロックを指すポインタこれら３種類のポインタは、第８図に示すように制御
する。第８図中、※印のあるところは、受信したデータ
フレーム中に誤りのあるフレームがあることを示す。従
って、※印の次の１スキャン伝送周期中にはP2を更新せ
ずに、外部インタフェースから正しいデータが読めるよ
うにしておく。

第12図は、ポインタ変更の様子を状態遷移で示す図で
ある。また、第９図および第11図は、外部インタフェー
ス７からみたコモンメモリが実際のコモンメモリアドレ
スに変換される過程を示す図である。第11図において、
外部インタフェース７からみた受信バッファ中のデータ
は、受信バッファ・ブロック１、ブロック２、ブロック
３のいずれかの中に存在する。また、第11図において、
，，……，はフレームを示す。第11図では、７フ
レームまでマイクロプロセッサ８による受信処理が完了
したところを示すものであり、４フレームは受信誤りが
あったので、ポインタP2の指すブロック中のデータを指
すようにしている。

しかしながら、上述したように、マイクロプロセッサ
８により第１優先度のスキャン受信データを処理する
と、アドレス変換メモリA_mの更新に時間がかかってマイ
クロプロセッサ８の負担が非常に重くなり、結果として
伝送路の高速化に容易に対応できなくなる。

（発明が解決しようとする課題）以上のように従来では、アドレス変換メモリの更新処
理をマイクロプロセッサ８により行なっていることか
ら、マイクロプロセッサの負担が重くなり、伝送路の高
速化に容易に対応できないという問題があった。

本発明の目的は、アドレス変換メモリの更新処理をマ
イクロプロセッサで行なわないようにし、マイクロプロ
セッサの受信データ処理の負担を軽減して伝送路の高速
化への対応を容易に行なうことが可能な極めて信頼性の
高いデータ伝送装置を提供することにある。

［発明の構成］（課題を解決するための手段）上記の目的を達成するために本発明では、トークンの
受渡しを基本として複数の伝送優先順位を設けたスキャ
ン伝送を行なう送受信制御回路と、送受信制御回路を伝
送路に接続する送受信接続部と、伝送データを格納する
コモンメモリと、１伝送周期中に受信する全てのデータ
を格納するバッファメモリと、伝送データの処理および
送受信制御回路を制御するマイクロプロセッサと、外部
インタフェースと、外部インタフェースからコモンメモ
リ中の適切なデータにアクセスできるようにするアドレ
ス変換メモリとからなり、コモンメモリを、送信データ
と第１優先度のスキャン受信データを格納する第１のメ
モリ、および第２優先度以下のスキャン受信データを格
納する第２のメモリとに分割し、バッファメモリ中の第
２優先度以下のスキャン受信データのみを第２のメモリ
へ転送し、第１優先度のスキャン受信データは第１のメ
モリで直接受信してアドレス変換メモリを制御すること
により、外部インタフェースからのアクセスを行なうよ
うにしたデータ伝送装置において、第１のメモリ中の第１優先度のスキャンデータ格納領
域を２つのブロックに分割し、データ受信が開始される
と受信データフレームの優先度を監視して、それが第１
優先度であれば先頭コモンメモリ・アドレスを、アドレ
ス変換メモリにより対応する第１のメモリの物理アドレ
スと０または１のブロック番号に変換し、かつ当該ブロ
ック番号を反転して書き込みアドレスとしてスキャンデ
ータのみを第１のメモリに格納し、また受信データフレ
ームにエラーがあった時はアドレス変換メモリを更新せ
ず、受信データフレームにエラーがなかった時のみ先頭
コモンメモリ・アドレスに対応するブロック番号を反転
させるように前記アドレス変換メモリのブロックビット
を更新して第１優先度のスキャンデータ受信制御を行な
う第１のメモリアドレス発生・制御回路を備えて構成し
ている。

（作用）従って、本発明のデータ伝送装置においては、以上の
ような第１のメモリアドレス発生・制御回路を備えたこ
とにより、このバッファメモリ第１のメモリアドレス発
生・制御回路によって第１優先度のスキャン受信データ
を監視し、その監視結果に応じてアドレス変換メモリの
更新が自動的に行なわれる。これにより、ホストコンピ
ュータから外部インタフェースを通して正しい受信デー
タをアクセスできることを目的に、第１優先度のスキャ
ンデータ受信制御をマイクロプロセッサ（ソフトウェ
ア）の負担なしに速やかに行なって送受信処理を効率よ
く行なうことが可能となり、伝送路の高速化へ容易に対
応することができる。

（実施例）以下、本発明の一実施例について図面を参照して説明
する。

第１図は、本発明によるデータ伝送装置の構成例を示
すブロック図である。なお、第１図において第７図と同
一部分には同一符号を付してその詳しい説明を省略し、
ここでは異なる部分についてのみ述べる。

すなわち、本実施例のデータ伝送装置は、第７図にお
ける第１のメモリM₁中の第１優先度のスキャンデータ格
納領域を２つのブロックに分割している。さらに、第７
図における受信ポインタ制御部９を省略し、これに代え
て、データ受信が開始されると受信データフレームの優
先度を監視して、それが第１優先度であれば先頭コモン
メモリ・アドレスを、アドレス変換メモリA_mにより対応
する第１のメモリM₁の物理アドレスと０または１のブロ
ック番号に変換し、かつこのブロック番号を反転して書
き込みアドレスとしてスキャンデータのみを第１のメモ
リM₁に格納し、また受信データフレームにエラーがあっ
た時はアドレス変換メモリA_mを更新せず、受信データフ
レームにエラーがなかった時のみ先頭コモンメモリ・ア
ドレスに対応するブロック番号を反転させるようにアド
レス変換メモリAmのブロックビットを更新して第１優先
度のスキャンデータ受信制御を行なう第１のメモリアド
レス発生・制御回路５を備えて構成している。

第２図は、第１のメモリアドレス発生・制御回路５の
構成例を示すブロック図である。第２図において、11は
状態フリップフロップ、12はデコーダ、13はアドレスラ
ッチ、14はアドレスマルチプレクサ、15は第１メモリア
ドレスゲート、16はアドレス変換メモリデータバスゲー
ト、17はアドレス変換メモリアドレスバスゲートをそれ
ぞれしめしている。また、RACK18はリードストローブ信
号、BRCVFRM19は受信開始を表わす入力信号、WACK21は
ライトストローブ信号、ERCVFRM22は受信フレーム中に
誤りがあったことを示す入力信号、CLK23はクロック信
号をそれぞれ示している。さらに、27は送受信制御回路
アドレスバス、28は送受信制御回路データバス、29は第
１のメモリアドレスバス、30はアドレス変換メモリデー
タバス、31はアドレス変換メモリアドレスバスをそれぞ
れ示している。

なお、第３図は高速受信データブロックを示す図であ
り、１個の高速スキャンデータフレームに対応する格納
領域が、ブロック０とブロック１の２箇所に設けること
を示している。

すなわち、本実施例の特徴は、第１のメモリアドレス
発生回路５が、誤りのない高速スキャンデータ（第１優
先度のスキャンデータ、本実施例では優先度を２クラス
として、高速、低速とする）のフレーム・アドレスを受
信すると、アドレス変換メモリAmを更新するようにした
点にある。

次に、以上のように構成したデータ伝送装置の作用に
ついて説明する。

第１図において、伝送路１を通して受信されたデータ
は、送受信制御回路３から第１のメモリM₁に入るデータ
バスｄに出力される。第１のメモリアドレス発生・制御
回路５は、データバスｄ上のFC8ビットの値を監視し
て、高速スキャンデータフレームを示すFC値であるかど
うか判別する。その結果、FCの値が高速スキャンデータ
フレームを示すFC値でない時には、受信したデータはバ
ッファメモリR_Bのみに書き込み、第１のメモリM₁には書
き込まれない。

一方、FCの値が高速スキャンデータフレームを示すFC
値である時には、コモンメモリアドレスADRSの受信待ち
に入る。そして、コモンメモリアドレスADRSがデータバ
スｄ上に現れると、第１のメモリM₁アドレス発生・制御
回路５は、アドレス変換メモリAmからADRSに対応した書
き込みアドレスを読み出し、これを第１のメモリM₁への
アドレスとする。ただし、ブロック番号に相当するビッ
トは反転させる。これは、ブロック番号に相当するビッ
トを反転させないと、それまでに受信した最新の有効デ
ータを破壊してしまうからである。また、スキャンデー
タ部がデータバスｄ上に現れる前に、第１のメモリM₁へ
入力するアドレスの値が定まるので、データ受信１サイ
クル毎にアドレスおよびストローブ信号を発生させて、
第１のメモリM₁へデータを書き込む。スキャンデータ部
を出力終了すると、送受信制御回路３は受信データにCR
C（cyclic redundancy check）エラーが生じたかどう
かを通知するデータを出力する。そして、このデータが
“0"の時には、有効データを受信したことを意味するの
で、第１のメモリアドレス発生・制御回路５はブロック
番号のみを反転させてアドレス変換メモリA_mを更新す
る。また、データが“1"の時には、受信したデータに誤
りがあるので、次に同じコモンメモリアドレスADRSへの
受信データが到着した時に再度同じブロックへ格納する
ように、アドレス変換メモリA_mは更新されない。第４図
は、第１のメモリアドレス発生・制御回路５の状態遷移
を示す図である。

以上のようにして、第１優先順位のスキャン受信デー
タを、マイクロプロセッサ８を介さずに、第１のメモリ
アドレス発生・制御回路５によって受信制御することが
できる。これにより、マイクロプロセッサ８は第１優先
順位のスキャン受信データ処理の負荷が軽くなり、送受
信処理を効率よく行なえることになる。

上述したように、本実施例のデータ伝送装置は、第１
のメモリM₁中の第１優先度のスキャンデータ格納領域を
２つのブロックに分割し、さらにデータ受信が開始され
ると受信データフレームの優先度を監視して、それが第
１優先度であれば先頭コモンメモリ・アドレスを、アド
レス変換メモリA_mにより対応する第１のメモリM₁の物理
アドレスと０または１のブロック番号に変換し、かつこ
のブロック番号を反転して書き込みアドレスとしてスキ
ャンデータのみを第１のメモリM₁に格納し、また受信デ
ータフレームにエラーがあった時はアドレス変換メモリ
A_mを更新せず、受信データフレームにエラーがなかった
時のみ先頭コモンメモリ・アドレスに対応するブロック
番号を反転させるようにアドレス変換メモリAmのブロッ
クビットを更新して第１優先度のスキャンデータ受信制
御を行なう第１のメモリアドレス発生・制御回路５を備
えて構成したものである。

従って、第１のメモリアドレス発生・制御回路５によ
って第１優先度のスキャン受信データを監視し、バッフ
ァメモリR_Bに書き込まれた受信データを読み取って受信
エラーがあったかどうかに応じて、アドレス変換メモリ
A_mの更新を自動的に行なうことができる。これにより、
バッファメモリR_Bに書き込まれた受信データを読み取
り、かつ受信エラーがあったかどうかに応じて、アドレ
ス変換メモリA_mの更新を行なうという処理を、マイクロ
プロセッサ８で行なう必要がなくなり、マイクロプロセ
ッサ８の受信データ処理の負担を著しく軽減して、送受
信処理を極めて効率よく行なうことが可能となる。ま
た、マイクロプロセッサ８の負担を軽減できる分だけ、
マイクロプロセッサ８とホストコンピュータとの情報交
換をより一層頻繁に行なうことができ、送受信処理をよ
り一層効率よく行なうことが可能となる。これにより、
伝送路の高速化への対応を容易に行なうことができる。

尚、本発明は上記実施例に限定されるものではなく、
例えばコモンメモリアドレスの変換を行なわずに、ブロ
ック番号の切り替えだけで受信制御するようにしてもよ
い。

［発明の効果］以上説明したように本発明によれば、第１のメモリア
ドレス発生・制御回路を備え、第１優先度のスキャン受
信データを監視してアドレス変換メモリの更新を自動的
に行なうようにしたので、アドレス変換メモリの更新処
理をマイクロプロセッサで行なう必要がなくなり、マイ
クロプロセッサの受信データ処理の負担を著しく軽減し
て伝送路の高速化への対応を容易に行なうことが可能な
極めて信頼性の高いデータ伝送装置が提供できる。

【図面の簡単な説明】

第１図は本発明によるデータ伝送装置の一実施例を示す
ブロック図、第２図は同実施例における第１のメモリア
ドレス発生・制御回路の構成例を示すブロック図、第３
図は同実施例における高速受信データブロックを示す
図、第４図は同実施例における第１のメモリアドレス発
生・制御回路の状態遷移を示す図、第５図はスキャン伝
送を説明するための図、第６図はフレームフォーマット
の一例を示す図、第７図は従来のデータ伝送装置の構成
例を示すブロック図、第８図は受信バッファブロックの
選択方法を説明するための図、第９図は外部インタフェ
ースと実際のコモンメモリとの対応を示す図、第10図は
バッファメモリのデータ格納状態の一例を示す図、第11
図は従来の高速スキャンデータの処理状態を示す図、第
12図は受信制御ポインタの状態遷移を示す図である。

Claims

(57)【特許請求の範囲】

【請求項１】トークンの受渡しを基本として複数の伝送
優先順位を設けたスキャン伝送を行なう送受信制御回路
と、前記送受信制御回路を伝送路に接続する送受信接続
部と、伝送データを格納するコモンメモリと、１伝送周
期中に受信する全てのデータを格納するバッファメモリ
と、前記伝送データの処理および前記送受信制御回路を
制御するマイクロプロセッサと、外部インタフェース
と、前記外部インタフェースからコモンメモリ中の適切
なデータにアクセスできるようにするアドレス変換メモ
リとからなり、前記コモンメモリを、送信データと第１優先度のスキャ
ン受信データを格納する第１のメモリ、および第２優先
度以下のスキャン受信データを格納する第２のメモリと
に分割し、前記バッファメモリ中の第２優先度以下のス
キャン受信データのみを前記第２のメモリへ転送し、前
記第１優先度のスキャン受信データは前記第１のメモリ
で直接受信してアドレス変換メモリを制御することによ
り、前記外部インタフェースからのアクセスを行なうよ
うにしたデータ伝送装置において、前記第１のメモリ中の第１優先度のスキャンデータ格納
領域を２つのブロックに分割し、データ受信が開始されると受信データフレームの優先度
を監視して、それが第１優先度であれば先頭コモンメモ
リ・アドレスを、前記アドレス変換メモリにより対応す
る第１のメモリの物理アドレスと０または１のブロック
番号に変換し、かつ当該ブロック番号を反転して書き込
みアドレスとしてスキャンデータのみを前記第１のメモ
リに格納し、また前記受信データフレームにエラーがあ
った時は前記アドレス変換メモリを更新せず、受信デー
タフレームにエラーがなかった時のみ前記先頭コモンメ
モリ・アドレスに対応するブロック番号を反転させるよ
うに前記アドレス変換メモリのブロックビットを更新し
て第１優先度のスキャンデータ受信制御を行なう第１の
メモリアドレス発生・制御回路を備えて成ることを特徴
とするデータ伝送装置。