JPH025666A - 伝送ライン走査方法 - Google Patents

伝送ライン走査方法

Info

Publication number
JPH025666A
JPH025666A JP63316621A JP31662188A JPH025666A JP H025666 A JPH025666 A JP H025666A JP 63316621 A JP63316621 A JP 63316621A JP 31662188 A JP31662188 A JP 31662188A JP H025666 A JPH025666 A JP H025666A
Authority
JP
Japan
Prior art keywords
lic
address
licn
scanning
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63316621A
Other languages
English (en)
Other versions
JPH0612903B2 (ja
Inventor
Mohamed Badaoui
モハメド・バダウイ
Richard Dambricourt
リチヤード・ダンブリクール
Jean-Paul Franquenouille
ジヤン・ポール・フランケヌイーユ
Christian Garcia
クリスチヤン・ガルシア
Yves Granger
イヴ・グランジエ
Sylvie Spalmacin-Roma
シルヴイエ・スパルマサン・ロマ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH025666A publication Critical patent/JPH025666A/ja
Publication of JPH0612903B2 publication Critical patent/JPH0612903B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40032—Details regarding a bus interface enhancer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0653—Configuration or reconfiguration with centralised address assignment
    • G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
    • G06F13/225—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling with priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/403—Bus networks with centralised control, e.g. polling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
    • H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
    • H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L61/00—Network arrangements, protocols or services for addressing or naming
    • H04L61/50—Address allocation
    • H04L61/5038—Address allocation for local use, e.g. in LAN or USB networks, or in a controller area network [CAN]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、異なる速度で作動し、かつ通信装置または通
信制御装置の走査手段に接続された複数の直列伝送回線
を走査するための方法に関するものである。
Ｂ、開示の概要 通信装置に接続された複数の回線（ないしはライン）の
選択的走査のためのプロトコル及びａ　Ｋが本明細書で
開示される。
ユーザの装置を通信装置の走査手段（１０，１Ｂ、１７
）に接続する複数の直列伝送回線（ないしは直列伝送ラ
イン）（２Ｂ）の走査のための走査プロトコルが提供さ
れ、上記回線は、走査手段にとって既知のワイヤード・
アドレス（ｎｓｎ’、、、）をそれぞれ有する回線イン
ターフェース結合機（ＬＩＣ）（２０）を介して走査手
段に結合されている。この走査プロトコルは、各り工Ｃ
）１４成について、ワイヤード・アドレスｎを有する特
定のＬＩＣｎが、上記ＬＩＣ構成について、全ての活動
ＬＩＣを含む最短可能走査方式を決定するため、他の任
意の活動ＬＩＣｎ’のワイヤード・アドレスに対応する
論理アドレスｎ°で再アドレス指定可能である。論理ア
ドレスｎ′によるワイヤード・アドレスｎのＬＩＣｎの
再アドレス指定は以下のステップを含む。
一輪理アドレスｎ“を割り当てられるＬＩＣｎをリセッ
トする。
一輪理アドレスｎ“をＬＩＣｎにセットする。
−上記論理アドレスｎ°を上記ＬＩＣｎにロックする。
一輪理アドレスｎ　’で再アドレス指定されたＬＩＣｎ
に回線（２６）を使用可能にする。
Ｃ１従来技術及びその問題点 伝送回線（ないしは伝送ライン）を走査する問題は、た
とえば、欧州特許出願公開ＥＰ−Ａ第００７７８６３号
に記載されているように、通信制御装置で生じる（第１
図）。通信制御装置は回線アダプタを介して複数のユー
ザ端末または装置に接続される。それらの回線アダプタ
は、異なる回線上にもたらされたデータ及び制御スロッ
トの周期的走査を行なう走査手段により数本の伝送回線
に接続されている。特定の回線アダプタは、上記特許出
願公開ＥＰ−Ａ第００７７８６３号に記載されているよ
うな複数の回線インターフェース結合機（Ｌ　Ｉ　Ｃ）
を含み、これら結合機の各々は、種々の速度で作動する
数本の直列回線を介してユーザ端末または装置に接続さ
れる。
一般に、ＩＢＭ３７２５制御装置のような通信制御装置
では、走査装置（上記特許におけるフロント・エンド走
査装置ＦＥＳ）に物理的に接続された各ＬＩＣは、たと
え非活動状態でも、走査される。このことは、特定の回
線アダプタが許容された最大数の活動回線に接続されな
い場合はただちに、時間及びスループットの浪費を意味
する。
たとえば、各回線アダプタが、４本の５８ｋｂｐＳ回線
をサポートする８個のＬＩＣ（ＬＩＣＯ−ＬＩＣ７）を
サポートすることができ、かつＬＩＣＯ及びＬＩＣ７の
みが活動状態であるものとすると、それでも回線の走査
は非活動ＬＩＣＩ−６も含めて、ＬＩＣＯからＩ、ＩＣ
７まで行なわれる。
さらに、回線アダプタのスループットが１本の高速回線
（２５６ｋｂｐｓ）の走査に完全に専用される場合は、
走査時間を最小に減少させるため、この回線を、回線ア
ダプタ上に物理アドレスまたはワイヤード・アドレスを
有するＬＩＣに必ず接続しなければならない。したがっ
て、構成変更のたびに、回線をユーザがはずさなければ
ならない。
このことは多くの障害及びハードウェア上の困難をもた
らす可能性がある。
さらに、周知の走査方式によれば、数本の高速回線を走
査しなければならない場合は、必要なハードウェアの費
用は急激に上昇する。たとえそれらの回線が同時に活動
化されない場合でも、同一の回線アダプタに同時に接続
することはできず、したがって、−層多（の回線アダプ
タが必要とされる。したがって、本発明の目的は、ＬＩ
Ｃを介して走査手段に接続された複数の回線の走査方法
に一層の融通性を与えることにある。さらに具体的には
、本発明を通信制御装置に限定するものではないが、本
発明の一つの目的は、特定の瞬間に、実際に活動化され
た回線を有するＬＩＣのみを走査することであり、この
走査は、操作員が自由に選ぶことができる優先順位に従
って行なわれる。
本発明のもう一つの目的は、回線スルーブツトの和か走
査機構の最大スループットよりも小さい場合に、走査機
構の公称スループットよりも大きい全体的スループット
に対応する数の回線に走査機構を接続できるようにする
ことである。
本発明のさらにもう一つの目的は、ＬＩＣへの伝送回線
の物理的接続方式と無関係に、ユーザが伝送回線の走査
順序を変更できるようにすることである。
Ｄ８問題点を解決するための手段 本発明によれば、ユーザの装置を通信装置の走査手段に
接続する複数の直列伝送回線を走査するための走査プロ
トコルが提供される。上記回線は、それぞれ走査手段に
とって既知のワイヤード・アドレス（ｎ１ｎ　’　、−
、）を存する回線インターフェース結合機（Ｌ　ｒ　Ｃ
）を介して走査手段に結合されている。この走査方式は
、ワイヤード・アドレスｎを有する特定のＬＩＣｎが、
１つのＬＩＣ構成について、全ての活動ＬＩＣを含む可
能な最短の走査方式を判定するため、他の任意の活動Ｌ
ＩＣｎ’のワイヤード・アドレスに対応する論理アドレ
スｎ°で再アドレス可能である点で、上記ＬＩＣ構成の
走査を最適化する。
したがって、論理アドレス指定機能がＬＩＣ上に設けら
れ、実施され、走査装置に対してワイヤード・アドレス
ｎ″を有するＬＩＣに論理アドレスｎを割り当てること
が可能になる。同様に、ワイヤード・アドレスｎを有す
るＬＩＣに論理アドレスｎ°を与えることが可能である
ので、両方のしＩＣは通常の走査方式に関してそれらの
それぞれのアドレスを交換される。
しかし、アドレス変更は常にアドレス交換から成る必要
はなく、どのＬＩＣでも、他の任意のＬＩＣの物理アド
レスに対応する論理アドレスを簡単に与えられることが
可能である。
Ｅ、実施例 第１図は、本発明を使用することができるシステムの全
体的構成を示す。通信制御装置ＣＣは、１９７９年にド
ウノット（Ｄｕｎｏｄ　）により刊行されたＧ、マツチ
（Ｍａｃｃｈｉ　）及びＪ、Ｅ、ギルバート（Ｇｕ　ｉ
　１ｂｅｒｔ　）による「遠隔情報処理技術（Ｔｅｌｅ
−ｉｎｆｏｒｍａｔｉｑｕｅ）　Ｊという本、さらに詳
細にはその第１０章に開示されている種類のテレプロセ
シング・ネットワークの構成要素である。通信制御装置
では、中央制御装置ＣＣＵが、端末Ｔと中央処理装置Ｃ
ＰＵＩ及びＣＰＵ２の間で伝送されるデータを処理する
。装置ＣＣＵはチャネル・アダプタＣＡＬ１．．．ＣＡ
ｎを介して中央処理装置ＣＰＵ１及びＣＰＵ２のための
多重チャネル（ＭＰＸ）バスに接続されている。ＣＣＵ
はまた、ＣＣＵバスに接続された回線アダプタ（ないし
はラインアダプタ）ＬＡＩｌ、、、、ＬＡｎを介して端
末Ｔに結合されている。
第２図は、第１図においてＬＡで示されている回線アダ
プタ（１）の概略図である。そのような回線アダプタ（
１）は、マイクロコード・メモリ（１７）に収容された
マイクロコードを実行するマイクロプロセッサ（１６）
と、図においてＦＥＳ（ｔｏ）（フロント・エンド走査
装置）で表わされている走査論理（１０）から成る。以
下の説明では、参照番号（１０，１６，１７）を付され
た要素は「走査手段」と呼ばれ、その詳細は通信制御装
置のための通信回線アダプタに関連した欧州特許出願公
開ＥＰ−Ａ第００４８７８１号に記載されている。
上記特許では、伝送端末及び回線インターフｘ−ス（Ｌ
　Ｉ　Ｃ）を介してユーザ端末により送受信されるデー
タは、並列バスを介して走査手段とＬＩＣの間で交換さ
れた。
回線インターフェース回路（Ｌ　Ｉ　Ｃ）のアドレッシ
ングに関する本発明では、ＬＩＣ（２０）と走査手段の
間のデータ交換は、以下に説明するように、多重化回路
（１４）と直列リンク（１２）を介して行なわれること
が好ましい。直列線（２２，２４）上でのデータ交換に
加えて、各ＬＩＣは、走査手段によりもたらされる適当
な刻時を線（２５）上で受は取る。
しかし、この構造は、ＬＩＣアドレッシングに係る本発
明の範囲を限定するものではない。
同様に、本発明の範囲は通信制御装置の分野に限定され
るものではなく、それらのワイヤード・アドレスにより
走査手段にとって既知である数本の回線インターフェー
ス回路（または同等物）を走査装置が周期的に走査する
たびに使用されることが可能である。
しかし、以下の説明を一層簡単にするため、第２図に関
連して欧州特許出願公開ＥＰ−Ａ第０Ｏ７７８６３号に
記載されるように、種々の直列伝送回線（２６）が通信
制御装置の回線アダプタ（１）に接続されるものと仮定
する。
ＩＢＭ３７２５通信制御装置では、走査手段が特定のＬ
ＩＣに接続された伝送回線とデータを交換しなければな
らないときは、上記走査手段は、ＬＩＣ装置ボード上の
上記ＬＩＣ及び回線の物理アドレスに対応するアドレス
値で上記ＬＩＣ及び回線をアドレスする。このアドレッ
シングは、欧州特許出願公開ＥＰ−Ａ第００７７８８３
号に記載されているように、全てのＬＩＣを受は持つ並
列アドレス・バスを介して行なわれる。
この構造は、ＬＩＣが機械内の走査手段に近接し、かつ
顧客が回線またはＬＩＣをはずすか、または反転させる
必要がない限り、利点を有する。
しかし、顧客がＬＩＣボードを遠隔地に置くことが必要
になるか、または回線接続方式を変更する（たとえば、
高速の「夜間処理」のため）ことが必要になるや否や、
並列バスによるＬＩＣの物理的アドレッシングは重荷に
なる。
さらに、周知のＬＩＣアドレッシング方式では、走査装
置は８個のＬＩＣ及び全部で３２本の伝送回線をサポー
トすることができ、さらに回線を１本接続するには、も
う１台の走査装置が必要とされる。反対に、以下に説明
するように、本発明によるＬＩＣアドレッシング及び走
査方法は、実際に活動状態の回線により必要とされるス
ルーブツトが走査装置の公称スルーブツトを超えない限
り、はるかに多くのＬＩＣ及び回線を走査装置上に設置
することを可能にする。
ＬＩＣ論理アドレッシングの原理 本発明によれば、このことはもはや所定の順序で全ての
ＬＩＣを走査することによってではなく、ＬＩＣを選択
的に走査することにより実現される。
参照番号（２９）で第３図に図式化した周知の走査方式
で、８個のＬＩＣＡ、ＢないしＨが走査装置に接続され
ている場合は、それらは同じ順序Ａ１Ｂ、Ｃ１，，，Ｈ
１Ａ、、、で走査される。
このことは、たとえＬＩＣＢないしＨに接続された回線
が非活動状態であっても行なわれ、走査装置に対するス
ルーブツトの低下をもたらした。
本発明の選択走査方法は、最初に、活動回線に接続され
たＬＩＣ（Ｌ、たがって、活動ＬＩＣと呼ばれる）のみ
を走査し、次に、走査ループ（２９）におけるＬＩＣの
物理的位置に無関係に、操作員により予め決められた順
序でＬＩＣを走査することにある。したがって、本発明
によれば、走査すべき特定のＬＩＣ（ＡないしＨ）はそ
のワイヤード・アドレス（第３図でカッコに入れられた
参照番号Ｏないし７）に無関係に論理アドレスを割り当
てられることが可能であり、走査中は、再アドレス指定
されたＬＩＣはそれらの論理アドレスによってのみ走査
手段に知らされる。
この方法の説明を第４図に示す。第４図では、３つの活
動ＬＩＣ（Ｅ、ＡｌＢ）がマルチプレクサ（１４）を介
して走査手段に接続されてい、る。
すなわち、４に等しいワイヤード・アドレス（第３図）
と、Ｏに等しい論理アドレスを有するＬＩＣ（Ｅ）と、
０に等しいワイヤード・アドレスと、１に等しい論理ア
ドレスを有するＬＩＣ（Ａ）と、１に等しいワイヤード
・アドレスを有し、かつ２に等しい論理アドレスを与え
られたＬＩＣ（Ｂ）である。この場合は、ＬＩＣＣ，Ｄ
、Ｆ、ＧｌＨは現時点ではどの活動回線をもサポートし
ていないので、走査されない。もちろん、この方法の結
果、操作員が回線（２６）を異なるＬＩＣに接続してそ
れらの走査順序を変更しようとする場合は、回線または
ＬＩＣを物理的にはずす必要はなく、ＬＩＣの論理アド
レスを変更するだけでよい。
第３図に示すワイヤード・アドレス（４，０，１）に関
してＬＩＣ（Ｅ、Ａ、Ｂ）を再アドレス指定した結果、
このＬＩＣ構成は最短可能走査方式に従って走査される
。なぜならば、活動ＬＩＣＥ、Ａ、Ｂのみが走査され、
ＬＩＣＣ１Ｄ１Ｆ１Ｇ１Ｈは走査されないからである。
ＬＩＣがどのように論理アドレスを与えられ、このアド
レスが必要に応じてどのように変更されるかについて以
下に説明する。
Ｌ　Ｉ　Ｃ論理アドレッシング・プロトコル第１に、走
査手段（第２図）は、ＬＩＣの間で行なわれたアドレス
変更には「気づかす」、走査手段は、走査マイクロコー
ドの制御下で、ＬＩＣの見掛けのアドレス（物理または
論理）に従って所定の順序で活動ＬＩＣの走査を行なう
ことに留意すべきである。
スループットを考慮すると、この走査順序は、全てのＬ
ＩＣが活動状態である場合は、ＬＩＣＯないしＬＩＣ７
で、さらに同じループであることが好ましい。
しかし、同じスループットを考慮すると、たとえば、Ｌ
ＩＣＯ１ＬＩＣ５及びＬＩＣ７の３つのＬＩＣが存在す
る場合は（Ｌ　Ｉ　Ｃ７は物理アドレス７のＬＩＣを意
味する）、走査装置はＬＩＣ（０）　、ＬＩＣ（１）及
びＬＩＣ（２）を走査しなければならない（（０）、（
１）及び（２）は論理アドレスを指す）。
このことは、この事例でＬＩＣ５及び７のワイヤード・
アドレス５及び７を論理アドレス１及び２に変換するこ
との利点を示す。
しかし、ＬＩＣＯｌＬＩＣｌ、ＬＩＣ２の３つのＬＩＣ
が存在する場合は、それらの物理アドレスが既に最良可
能走査方式に対応するので、論理アドレス０１１．２を
再びアドレス指定する必要はない。しかし、ＬＩＣＯが
最大のトラフィックをサポートするＬＩＣである場合に
のみ、このことは適用される。そうでない場合は、再論
理アドレス指定が最も効率的な走査方式を得るのに必要
となる。
さらに、特定のＬＩＧにとって、物理アドレスから論理
アドレスへの変換はある持続期間を必要とし、この持続
期間中に、物理アドレス（ａ）を有するＬＩＣと同じ論
理アドレス（ａ）を有するＬＩＣという２つのＬＩＣの
間の衝突を回避するため、対応するＬＩＣは使用禁止に
されねばならないことに留意すべきである。
走査手段（１０，１６，１７）とＭＵＸ　（１４）（第
２図）の間での直列リンク（１２）を介するデータ及び
制御フレームの伝送のタイミングと関連して、論理アド
レッシングにとって必要な持続期間が、どのように設け
られるかについて次に説明する。
第５図は、欧州特許出願公開ＥＰ−Ａ第０２３２４３７
ＡＩ号に記載された直列リンクと同様な直列リンクにお
けるデータ及び制御ビットの構成を示す。直列リンク（
１２）上を伝送されるビットは、アウトバウンド方向（
走査装置からＬＩＣ）と同様にインバウンド方向（ＬＩ
Ｃから走査装置）でも、スーパーフレーム（３０）、フ
レーム（３２）及びスロット（３４）に構成される。
好ましい実施例では、スーパーフレームは３２個のフレ
ームＦＯないしＦ３１を含み、■フレームは８ビツトか
ら成る６４個のスロット、すなわち、３２個のデータ・
スロットと３２個の制御スロットを含み、各スロット対
は、１本の伝送回線（２６）を介して伝送されるデータ
・ビット及び制御ビットに対応する。さらに、偶数フレ
ームは走査装置とＬＩＣの間のデータ交換に専用され、
一方、奇数フレームは制御タグの交換に専用される。以
下にさらに詳細に説明するように、論理アドレッシング
・プロトコルのステップは、ＬＩＣに置かれた制御レジ
スタのセツティング及び読取りを必要とし、上記制御レ
ジスタの内容は、直列リンク上の各スーパーフレームの
専用制御スロットを介して走査手段とＬＩＣの間で交換
される。
この点については、第６図及び第７図に関連して説明す
る。
上記の特許出願公開ＥＰ−Ａ第０２３２４３７Ａ１号に
記載されるように、ＬＩＣのアドレスは、アウトバウン
ド伝送と同様にインバウンド伝送でも、各フレームの規
定の制御フレームで指定される。すなわち、スーパーフ
レームＸに対するフレームＦ　Ｂ　Ｘ　Ｎ　スーパーフ
レームＸ＋１に対するフレームＦＢ（ｘ＋１）１．、、
で指定される（第６図）。それ故、特定のＬＩＣの特定
の回線は、上記の規定された制御フレームの規定された
制御スロットでそのアドレスを指定されている。したが
って、１つのＬＩＣがたとえば４本の回線をサポートす
る場合は、制御フレームＦＢＸ％　ＦＢ　（Ｘ＋１）１
．、、は、それぞれ上記ＬＩＣのアドレスを含む４つの
制御スロットを含み、引用した従来技術に記載された周
期的走査方式に従って、上記４つの制御スロットは各制
御フレームＦＢＸ％ＦＢ（ｘ＋１）１．、、にわたって
−様に分配される。
ＬＩＣが論理アドレスを付与されない限り、対応するフ
レームＦＢＸＮ　ＦＢ　（Ｘ＋１）、、、の制御スロッ
トＣＢｘｓ　ＣＢ　（ｘ＋１）、−、に含まれるアドレ
スはＬＩＣのワイヤード・アドレスである。１つのＬＩ
Ｃ装置当り、たとえば、８個のＬＩＣがある場合は、ア
ドレスは、第７図に示すように、３ビツトｂｏｂｌｂ２
として符号化される。
次に、操作員がＬＩＣの走査方式を変更しようとするも
のと仮定する。操作員は、走査装置マイクロコードを介
して、再アドレス指定されるべき全てのＬＩＣに論理ア
ドレスを送る。たとえば、ＬＩＣｎ　（ｎ＝ｂｏｂｌｂ
２）が論理７　ＦＬ／スｎ’＝ｂ’Ｏｂ“１ｂ°２で再
アドレス指定される場合は、マイクロコードは、ｂ’Ｏ
ｂ’ｌｂ“２＝ｎ°を含む対応する制御スロワ）ＣＢｘ
をアウトバウンド直列リンクにロードする。この制御ス
ロットＣＢｘがＬＩＣｎにより読まれると（以下に説明
する方法で）、論理アドレスｎｌ　＝　ｂ　１０ｂ’ｌ
ｂ’２は、「論理アドレス・レジスタ」ＲＡ（７２）（
第１０図）と呼ばれるＬＩＣｎの内部レジスタにセット
される。
本発明によれば、Ｌ　Ｉ　Ｃｎは新しいアドレスｎ°で
直ちに動作可能ではない。動作可能である場合は、ｎｏ
に等しいワイヤード・アドレスを有する別のＬＩＣと直
列リンク上で衝突する可能性がある。したがって、本発
明によれば、フレームＦＢｘのスロットＣＢｘを受は取
って一度ＬＩＣｎにセットされると、論理アドレスｎ′
は、後続フレーム、たとえば、アウトバウンド直列リン
クにおける最後のフレームＦ３１ｘで与えられた同期タ
グについて、アウトバウンド直列リンクがらＬＩＣによ
る復号時に「確認」される。次に、スーパーフレーム（
ｘ＋１）に置かれたフレームＦＡ（ｘ＋１）の制御スロ
ットＣＡ（ｘ＋１）を受は取ったとき、ＬＩＣｎは論理
アドレスｎ°で活動化される。このことは、２つのＬＩ
Ｃ活動化ビットＥＯ，Ｅｌを含む制御スロットＣＡ　（
ｘ＋　１）を復号することにより行なわれる。それらの
ビットの状況は、以下に説明するように、それらを受は
取るＬＩＣの動作モードを決定する。
ＬＩＣｎは制御スロットＣＢｘからのその論理アドレス
ｎ“を復号することに留意すべきである。
ＣＢｘの位置はフレームＦＢｘの始めに関連した「ｐｌ
」である。しかし、−度論理アドレスｎ。
がＬ　Ｉ　Ｃｎ内にセットされると、後者は、前にＬＩ
Ｃｎ’の専用に供されたスロットから、その専用に供さ
れる情報を得る。これは、ＥＯＥｌを含むスロットＣＡ
（ｘ＋１）（第６図）に対する場合であり、上記スロッ
トＣＡ　（ｘ＋１）は、フレームＦＡ　（ｘ＋　１）の
始めに関連した「ｐｌ」とは異なる位置「ｐ２」を有す
る。
論理アドレッシング・プロトコルを第８図に図式化する
。第８図の左側部分は、ＬＩＣｎ（物理アドレスｎのＬ
ＩＣを意味する）が論理アドレスｎ“でどのように再ア
ドレス指定されるかを示し、一方、同図の右側部分は、
ＬＩＣｎ’　（すなわち、物理アドレスｎ′のＬＩＣ）
が論理アドレスｎでどのように再アドレス指定されるか
を示す。したがって、全体として考えた第８図の左部分
及び右部分は、ＬＩＣｎとＬＩＣｎ’の間でアドレスを
交換するためのプロトコルのステップを示す。
このプロトコルの開始の前に、ＬＩＣｎは、そのワイヤ
ード・アドレスｎに等しい、走査装置により認識される
アドレスを有し、ＬＩＣｎ”は、そのワイヤード・アド
レスｎ′に等しいアドレスを何する。
このことは、フレームＦＡｘまで、ＬＩＣｎは、ＬＩＣ
ｎに接続された全ての回線（たとえば、４本の回線）に
走査手段により送られる全てのデータ・スロット及び制
御スロットを受話する（すなわち、読み取る）ことを意
味する。このことを行なうため、Ｌ　Ｉ　Ｃｎは、さら
に説明するように、発生されるｒＬＩＣアドレス検出」
信号を受は取る。上記信号を受は取ると、ＬＩｃｎは、
直列リンク上を転送されるアウトバウンド・スロットの
内容を復号する。
このことはまた、フレームＦＡｘまで、ＬＩｃｎは、Ｌ
　Ｉ　Ｃｎに接続された回線に対応するインバウンドＭ
　列伝送の全てのデータ・スロット及び制御スロットに
「通話する」　（すなわち、書き込む）ことを意味する
。それらのデータ・スロット及び制御スロットは回線に
より走査手段に伝送される。
ＬＩＣｎが論理アドレスを与えられる前に、ＬＩＣｎは
リセットされるのでＣフレームＦＡｘの間に）、その専
用に供されたスロットについてもはや受話すること、ま
たは通話することはできない。反対に、ＬＩＣｎが論理
アドレスを与えラレるや否や、衝突を引き起こすであろ
う。
−度リセットされると、ＬＩＣｎは論理アドレスｎ°を
与えられる用意が整い、このことはフレームＦＢｘの間
に行なわれる。このことは、−度論理アドレスｎ′がセ
ットされＬＩＣｎ（フレームＦＡ　（ｘ＋　１））内に
ロックされると、後者は、ＬＩＣｎ“の専用に供された
直列リンクのスロットに独占的に受話し及び書き込む。
もちろん、ＬＩＣｎが論理アドレスｎ１で活動化される
ときまでに、ＬＩＣｎとの衝突を回避するため、ＬＩＣ
ｎ゛はリセットされ、論理アドレスｎ′で再アドレス指
定される。したがって、遅くとも、ＬＩＣｎｏは、第８
図に示すフレームＦＡ（ｘ＋１）の間にリセットされる
。
論理アドレスｎ′が実際にＬＩＣｎ内にセットされる時
機を判定するため、この論理アドレスは、たとえハ、ス
ーパーフレームＸの最後のフレームＦ３１ｘの間に、−
度セットされると、ロックされる。しかし、ＬＩＣの回
線はまだ活動化されていす、このことは、以下に説明す
るように、フレームＦＡ（ｘ＋１）の間に別に行なわれ
る。論理アドレスｎ°をＬＩＣｎに割り当てるプロトコ
ルはフレームＦＡ（ｘ＋１）の後で終了される。しかし
、アドレス交換動作の場合は、Ｌ　Ｉ　Ｃｎ　’に論理
アドレスｎを割り当てるため同様なステップを実行しな
ければならない。
したがって、論理アドレスｎはフレームＦＢ（ｘ＋１）
の間にＬＩＣｎ”内にセットされ、後続フレーム、たと
えば、Ｆ　２８　（ｘ　＋　１　）またはスーパーフレ
ームｘ＋１の最後のフレームＦ３１（ｘ＋１）の間にロ
ックされる。最後に、直列データ・フローのフレームＦ
Ａ　（ｘ＋２）の間に、ＬＩＣ：ｎ’に接続された回線
が活動化される。
−度上記プロトコルがＬＩＣｎ及びＬＩＣｎ“の両方に
ついて完了されると、走査手段と、ＬＩＣｎに接続され
た回線の間でのデータ・ビット及び制御ビットの交換は
ＬＩＣｎ”上に移行され、走査手段と、Ｌ　Ｉ　Ｃｎ　
”に接続された回線の間での全てのデータ・ビット及び
制御ビットの交換はＬＩＣｎ上に移行されている。走査
手段はそれらの走査方式を変更していないので、論理ア
ドレッシング機能によりいくつかのＬＩＣアドレスを変
更することにより、操作員は活動回線に対して、各回線
上での実際のトラフィックを考慮して最も効率的な走査
順序を容易に得ることができることになる。
ちょうどよい時機に直列データ・フロー（インバウンド
及びアウトバウンド）に応じるため、かつ各ＬＩＣの状
況（活動化、非活動化）を監視するため、各ＬＩＣには
、アドレス・レジスタ及び制御レジスタを含む装置が存
在しなければならないことは明らかである。本発明の好
ましい実施例であるこの装置について以下に説明する。
発明の好ましい実施例 以下では、各スーパーフレーム内のフレームｒＡＪ及び
ｒＢＪとして参照されるフレームはそれぞれフレーム１
３及び２７に等しい。なぜならば、そのような続いて生
じる２つのフレーム１３及び２７間の時間持続は、論理
動作を実行するのに都合がよいからである。しかし、特
定の各実施例では、他のフレームを使用してもよい。
ワイヤード・アドレスｎ及び論理アドレスｎ　９ををす
るＬＩＣｎが、それに接続された回線から走査手段に向
けて情報を伝送するときは、ＬＩＣｎは上記情報（デー
タ・スロット及び制御スロット）を％　Ｌ　Ｉ　Ｃｎ　
’からのデータ・ビット及び制御ビットを通常含む走査
装置により知られているインバウンド・フレームの全＜
同じスロットにロードしなければならない。直列リンク
・データ・フローに従って、これらのスロットはフレー
ム内のそれらの相対位置により決定され、この位置はデ
ータ・フローのフレーム及びスロットのカウントにより
ＬＩＣｎにより認識され、スロットの各対（データ＋Ｃ
ＴＬ）は、ＬＩＣに接続された回線に対応する。
したがって、次の２つの問題が解決されねばならない。
ＬＩＣｎが走査手段、特にマルチプレクサ（１４）（第
２図）と交換しようとするデータ・ビット及び制御ビッ
トを、ＬＩＣｎがどのように直列リンクのワイヤ上に置
く（または、ワイヤから受は取る）かということと、こ
の動作のタイミングがどのように与えられるかというこ
とである。
特定のＬＩＣによる直列リンク・フレームのデータ／制
御スロットに対するインバウンド／アウトバウンド・ア
クセスは、第９図に示す直列化／非直列化回路（３５）
によりもたらされる。この図はＭＵＸ／ＬＩ　Ｃインタ
ーフェース回路のみを示し、ＬＩＣの残りの回路は当技
術では周知であるので、ここではこれ以上説明しない。
マルチプレクサ（図示せず）は各ＬＩＣにフレーム同期
信号ＦＲＡＭＥ　　５ＹＮＣとスーパーフレーム同期信
号ＳＦ　　５ＹＮＣをもたらす。このことは、ＬＩＣが
直列データ伝送の連続したフレーム、回線及びスロット
を探し出すことを可能にする。したがって、各ＬＩＣは
、ビット・クロック速度で増分され、割り算器（４２，
４４，４６，４８）により実現されるカウント手段（４
０）を含む。
本実施例のために選ばれた例では、各スーパーフレーム
は、８ビツトから成る６４個のスロット（３２個のデー
タ・スロット、３２個の制御スロット）をそれぞれ有す
る３２個のフレームを含む。
したがって、カウント手段（４０）は、８番目のビット
・クロック・パルスごとに活動化される８による割り算
器（４２）、各データ／制御スロットごとに活動化され
る２による割り算器（４４）、及び３２による割り算″
１（４Ｂ、４８）を含む（直列に接続した形で）。８に
よる割り算器（４２）は割り算器（４４）にスロット・
カウントを供給し、割り算器（４４）は割り算器（４６
）に回線カウントを供給し、割り算器（４６）は割り算
器（４８）にフレーム・カウントを供給する。
さらに、上記割り算器の出力はデコーダ回路（５０）に
転送され、デコーダ回路は、第１０図に関連して説明す
るように、その出力にｒＬＩＣアドレス・バスＪ　　（
５２）及びｒＬＩＣレジスタ・アドレス・バスＪ　　（
５４）を供給する。
第９図にさらに示すように、線（２２）上をＭＵＸ（１
４）から到来するビットが、非直列化装置（５ｅ）に入
力される。非直列化装置（５６）は１６ビツト・シフト
・レジスタである。２つのスロットが受は取られたとき
は、それらのスロットは適当なＬＩＣＩＣシカレジスタ
８）にロードされ、ＬＩＣＩＣシカレジスタドレスは上
述のように復号回路（５０）により与えられる。
同様に、回線／フレーム・カウント手段（４０）及び復
号手段（５０）は、インバウンド直列回線（２４）上を
ＭＵＸに送られる回線のアドレスをもたらす。したがっ
て、上記回線に対応する内部出力レジスタ（６０）の内
容は直列化装置（６２）にロードされ、直列化装置（６
２）はそれを１ビツトずつマルチプレクサ（１４）に送
る。
直列化装置（６２）は、ビット・クロックにより駆動さ
れる１６ビツト・シフト・レジスタである。簡単のため
、ＬＩＣに接続された特定の回線（２６）とマルチプレ
クサの間の交換に関連した内部レジスタ（５８，６０）
のみを第９図に示したことに留意すべきである。
第１０図は、インバウンドまたはアウトバウンド・デー
タ伝送動作の場合に、各ＬＩＣがそのアドレスを検出し
、直列データ・フローに対するアクセスをタイミングよ
く許可されるように、タイム・ウィンドウｒＬＩＣアド
レス検出」がどのように発生されるかを示す。第９図に
関連して説明した割り算器（４４，４６，４８）に加え
て、各ＬＩＣはアドレス比較機構（７０）、アドレス・
レジスタＲＡ　（７２）　、制御レジスタＲＣ（７４）
、アドレス・セレクタ（７Ｂ）、スロット・セレクタ（
７８）、レジスタ・アドレス・セレクタ（８０）及びフ
レーム・デコーダ（８２）を含む。割り算器（４６）は
、ＬＩＣの回線アドレスと同様に、３ビツトＬＯＬＩＬ
２で符号化されるＬＩＣカウントをフレーム同期タグ（
第９図）から得る。上記回線アドレスは、上記割り算器
（４６）により伝えられる最下位ビットに対応する２ピ
ツ）Ｌ３Ｌ４で符号化される。非直列化装置（５６）に
よりもたらされる８ビツト・ワードは並列レジスタ（５
８）に連続的にロードされる。
そこから、ＬＩＣ内にセットされるべき論理アドレスに
対応するビットＢＯＢＩＢ２Ｂ３がＤ１復号で４ビツト
・アドレス・レジスタＲＡ（７２）内にラッチされる。
このＤ１復号は、このＬＩＣの専用に供されるフレーム
２７の制御スロットに対応し、その発生について以下に
説明する。同様に、ビット８２Ｂ４　（第７図のＥＯＥ
　１ビツトに対応する）も第２の復号Ｄ２で２ビツト・
レジスタＲＣ（７４）内にラッチされる。
Ｄｌ及びＤ２復号は共に、割り算器（４４，４８）によ
りもたらされるフレーム・カウント及びスロット・カウ
ントを入力として受は取る簡単な復号論理（８２）によ
りもたらされる。Ｄｌは、ＬＩＣの専用に供された制御
スロットがレジスタ（５８）により受は取られるフレー
ム２７の間に活動化され、Ｄ２は同じ条件下のフレーム
１３の間に活動化される。
アドレス・レジスタＲＡ（７２）に含まれる最初の３つ
のビットＢＩＢ２Ｂ３は、直列データ・フローから復号
される論理アドレスに対応し、−方、４番目のビットＢ
４は「活動化論理アドレス」ＥｎＬＡの状況に対応する
。
ＬＩＣのワイヤード・アドレスはバス（８６）上にＬＩ
Ｃにより供給され、ＡＮＤゲートから成るアドレス・セ
レクタ（図示せず）に転送される。
アドレス・セレクタはさらに、論理アドレスに対応する
ビットＢＩＢ２Ｂ３を受は取る。したがって、ＥｎＬＡ
信号が線（８８）上で活動状態にあるときは、アドレス
・セレクタ（７６）は上記論理アドレスを論理アドレス
・バス（９０）上に出力する。その反対に、ＬＩＣのワ
イヤード・アドレスはバス（９０）上をアドレス比較機
構に転送される。後者も簡単な比較論理回路から成り、
この論理回路は、バス（９０）上に供給される論理アド
レスと、カウント手段（４０）により直列データ・フロ
ーから得られ、バス（９２）上に置かれるＬＩＣカウン
トＬＯＬＩＬ２の間で比較を行なう。この比較が一致を
見出した場合は、「ＬＩＣアドレス検出」信号がＬＩＣ
内の線（９４）上に発生され、直列データ・フロー上に
現在あるデータ・スロット及び制御スロットはこのＬＩ
Ｃに関係することを意味する。制御スロットまたはデー
タ・スロットの区別はスロット・セレクタ（７８）によ
りなされ、スロット・セレクタ（７８）はｒＣＴＬ選択
」信号または「データ選択」信号を交互に出力し、これ
らの信号は共に、簡単なゲート論理回路から成るレジス
タ・アドレス・セレクタ（８０）に転送される。したが
って、これらの信号の一方は、回線アドレス・バス（９
６）により指定されたＬＩＣの回線に対応する「制御」
タグまたは「データ」・タグを活動化するので、上記回
線に接続された装置（図示せず）は直列データ・フロー
のスロットの情報を適当な内部レジスタと交換すること
ができる。
本発明の好ましい実施例では、論理アドレッシング・ス
テップのタイミングは、直列データ・フロー・クロック
（スーパーフレーム、フレーム００．）から得られるカ
ウントによりもたらされるが、走査手段（１０，１６，
１７）が直列リンクの代りに並列バスによりＬＩＣに接
続される場合は、同様なタイミングを適当な順序づけ手
段により提供することができることに留意すべきである
。
直列データ・フローに対するＬＩＣのアクセス各ＬＩＣ
は、第１１図に示すｒＬＩＣアドレス検出」と呼ばれる
専用のタイム・ウィンドウを各フレーム中に発生するた
めの手段を備える。このタイム・ウィンドウ中に、ＬＩ
Ｃはデータ／制御ビットを直列データ・フローと交換す
る。もちろん、それぞれのＬＩＣのタイム・ウィンドウ
は重ならない。第５図に示す場合には、８個のＬＩＣの
各々は各フレームで４回接続され（上記ＬＩＣに接続さ
れた各回線ごとに１回）、タイム・ウィンドウはそれに
応じて各フレームで４回発生される。
ＬＩＣアドレス検出信号はまた、ＬＩＣと走査手段の間
の直列データ・フローとデータの交換を行なわなければ
ならないＬＩＣの全てのレジスタに送られる（第１０図
には示さず）ことに留意すべきである。したがって、こ
れらのレジスタは全て、対応するＬＩＣアドレス検出信
号が活動状態であるときのみ、読み書きを行なうことが
できる。
このタイム・ウィンドウ中にＬＩＣにより実行される動
作は、前のフレーム中にＬＩＣに割り当てられた動作モ
ードによって決まり（ＥＯＥＩのセツティング）、その
専用のＬＩＣアドレス検出ウィンドウの外側では、ＬＩ
Ｃは直列データ・フローに対し何の処置も取らない。
ハードウェア・インプリメンテーシロン論理アドレッシ
ングは各ＬＩＣについて、それぞれＬＩＣの論理アドレ
スと、その動作モードに対応する状況を含む２つのレジ
スタＲＡ（７２）及びＲＣ（７４）を必要とする。アド
レス・レジスタ（７２）については前に説明したが、こ
のレジスタは、論理アドレスに対応する３ビツトＢＩＢ
２Ｂ３と、１に等しいときにＬＩＣの論理アドレス対ワ
イヤード・アドレスを活動化する活動化ビットＥｎＬＡ
を含む。
第１３図はアドレス・レジスタの構造をさらに詳細に示
す。Ｄ１復号で、論理アドレスのビットＢＩＢ２Ｂ３は
ラッチ（１００，１０２，１０４）内にラッチされ、「
論理アドレス活動化」ビットＥｎＬＡに対応するビット
Ｂ４は上記レジスタ（７２）のラッチ（１０Ｂ）内にラ
ッチされる。
制御レジスタの説明 制御レジスタは２ビツトＢ１、Ｂ２＝ＥＯ１Ｅ１を含む
（第１０図）。
「回線活動化ＥＯ及びＥＩＪビットの値は、ＬＩＣ内部
設計に対応するＬＩＣ内の４つの状態を駆動する。この
内部設計は本発明の範囲外であるので、これ以上の説明
は行なわない。
ＥＯＥＩにより駆動される状態の説明の前に、走査手段
によりもたらされる特定のリセット・リードによりＬＩ
Ｃがリセットされることが可能であることに留意すべき
である。このリードは、活動化されたとき、ＬＩＣ内の
論理をリセットし、全てのＬＩＣインターフェース駆動
機構を使用禁止にし、したがって、情報をこのＬＩＣと
交換することはできない。
ＬＩＣのリセット後、上記ＬＩＣに接続されている全て
の回線は自動的に使用禁止状態になる（回線インターフ
ェースは使用禁止にされる）。
それらの回線はＬＩＣの回線レジスタ上で読み書き動作
を受は取るが、データの送受信を処理しない。しかし、
その回線が使用可能にされるにせよ、または使用禁止に
されるにせよ、リセット下にない各ＬＩＣは、回線に関
するレジスタに属する情報を含む入力及び出力フレーム
を監視する。このことは、回線が（たとえ使用禁止にさ
れても）走査手段からコマンドを受は取り、状況情報（
速度１．、、）を走査装置に送ることを可能にする。
−ｒＥｏ　　ＥＩＪ＝ｒＯＯＪ　：ＬＩＣは受話するが
、通話しない。ｒｏＯＪはＬＩＣのリセット後のＥＯ及
びＥｌの状況である。この状態は論理アドレッシングを
処理するのにを用である。なぜならば、この状態のＬＩ
Ｃは、それに割り当てられ、フレーム２７で伝送される
論理アドレスを検出することができるからである。
その場合は、ＬＩＣはアウトバウンド直列データ・フロ
ーを監視し、その物理アドレスに対応する全ての制御ス
ロット、特にその論理アドレスを含むＦ２７の制御スロ
ットをロードする。
しかし、この状態のＬＩＣは、回線インターフェースが
使用可能にされていないので、直列リンクからのデータ
・スロットをロードしない。さらに、ＥＯＥ１＝００で
ある限り、ＬＩＣはインバウンド直列リンク上では通話
せず、その物理アドレスに対応する全てのインバウンド
・スロットは、あたかもＬＩＣがリセット下であるかの
ように空になる。
−ｒＥＯＥＩＪ＝ｒＯＩＪ：ＬＩＣは受話しかつ通話し
、回線インターフェースは使用禁止にされる。この状態
は、物理アドレスとのみ作用することを可能にする。そ
の場合は、ＬＩＣは、その物理アドレスに対応する制御
スロット上の直列リンク上で受話しかつ通話する。
−ｒＥｏ　　ＥＩＪ＝ｒｌＯＪ：ＬＩＣは受話しかつ通
話し、回線インターフェースは使用可能にされる。この
状態は物理アドレスとのみ作用することを可能にする。
その場合は、ＬＩＣは、その物理アドレスに対応する直
列リンク・データ及び制御スロット上で受話しかつ通話
する。
−ｒＥｏ　　ＥＩＪ＝ｒｌｌＪ論理アドレスはロックさ
れず（ＥｎＬＡ＝Ｏ）：その場合は、論理アドレスが前
にロックされていない場合は、ＬＩＣは、その物理アド
レスに対応する全ての制御スロットを受話しかつロード
する。回線インターフェースは使用禁止状態に保持され
、 ＬＩＣはインバウンド直列リンク上で通話せず、その物
理アドレスに対応する全てのインバウンド・スロットは
、あたかもＬＩＣがリセット下にあるかのように空にな
る。
しかし、ｒＥｏ　　ＥＩＪ＝ｒｌｌＪで、論理アドレス
が既にロックされている場合は、ＬＩＣは受話しかつ通
話し、回線インターフェースは使用可能にされる。
ＬＩＣ論理アドレス交換動作の説明 ２つのＬ　Ｉ　Ｃ，すなわち、物理アドレスｎ。
（ＬＩＣｎ’）で接続されたＬＩＣと、物理アドレスｎ
（ＬＩＣｎ）で接続されたＬＩＣを考察する。ここで説
明する新しい「論理アドレッシング」機能は論理アドレ
スｎ゛上のＬＩＣｎを転送することを可能にし、次に論
理アドレスｎ上のＬＩＣｎ“を転送することによりアド
レスの交換を行なうごとを可能にする。
交換の後、直列リンク上でＬＩＣｎ’はＬＩＣｎのスロ
ットを受は取り、ＬＩＣｎはＬＩＣｎ’のスロットを受
は取る。
最初に論理アドレスｎ°上のＬＩＣｎを交換し、次に論
理アドレスｎ上のＬＩＣｎ”を交換するための数ステッ
プについて以下に説明する。
ＬＩＣ論理アドレッシングまたはアドレス交換動作が開
始する前に、２つのＬＩＣはリセット下にある。
したがって、それらのＬＩＣについてはＥＯＥ１＝００
である。
次に、Ｌ　Ｉ　Ｃｎリセットが解放される。ＥＯＥ１＝
ＯＯであるから、ＬＩＣｎは、その物理アドレスｎに対
応する全ての制御スロットをアウトバウンド直列リンク
からロードし、ＬＩＣｎはインバウンド・スロット上で
は通話しない。スーパーフレームＳＦｘのフレーム２７
よでは、ＬＩＣｎは直列データ・フローから論理アドレ
スｎ°を選択しく第１２図、タイム・ダイヤグラム３）
、オンである「論理アドレス使用可能」ビットと同様に
、それをそのアドレス・レジスタにロードスル。
論理アドレスは、たとえば、次のフレーム同期でロック
される。ＬＩＣｎはフレーム２８上のその論理アドレス
ｎ“に対する作用を開始する（タイム・ダイヤグラム４
）。その間、ＬＩＣｎは、ビットＥＯ及びＥｌについて
の変化まで、ＬＩＣｎは直列リンク上で受話し続けるが
通話は続けない。このとき、ＬＩｃｎは、アドレスｎ′
に対応する全ての制御スロットを受話する。
したがって、Ｌ　Ｉ　Ｃｎはアドレスｎ？に作用する。
表記ン去ＬＩＣｎ（ｎ’）。
次のスーパーフレームＳＦ　（ｘ＋１）のフレーム１３
では、ｒＥＯＥＩＪ＝ｒｌｌＪがＬＩＣｎ（ｎ’）の制
御レジスタにロードされる（ダイヤグラム５）。
ＥＯＥｌの新しい値が、Ｌ　Ｉ　Ｃｎ　’に対応するス
ロット上のＬＩＣｎに送られる。
ＬＩＣｎがｒＥＯＥＩＪ＝ｒｌｌＪを得るや否や、回線
インターフェースは使用可能にされる。
したがって、データ・スロット及びＣＴＬスロットの交
換はＬＩＣｎ（ｎ“）と走査手段の間で行なうことがで
きる（第１２図のタイム・ダイヤグラム６）。
次に、Ｌ　Ｉ　Ｃｎ　’のリセットが解除される。
−度ＬＩＣｎ’がリセットを解かれると、ＬＩＣｎ”は
直列リンク上で受話するが通話しない（ＥＯＥ１＝ＯＯ
）。
−ＬＩＣｎ’では論理アドレスがロックされていないの
で、Ｌ　Ｉ　ＣＨ”は、物理アドレスｎ°に対応するス
ロット上で受話し続けるが通話は続けない。したがって
、Ｌ　Ｉ　Ｃｎ　’及びＬＩＣｎ（ｎ’）は同じスロッ
ト上にあるので、Ｌ　Ｉ　Ｃｎ　’は「ＥＯＥＩＪ＝１
１をロードする（タイム・ダイヤグラム９）。
次に、Ｌ　Ｉ　Ｃｎ　”のアドレス・レジスタは論理ア
ドレスｎをロードされ、ビット８４ｒ論理アドレス使用
可能化」はオンにセットされる。
ＬＩＣｎ’のｒＬＩＣアドレス・レジスタ」はＳＦｘ＋
１　（タイム・ダイヤグラム７）のフレーム２７の間に
ロードされ、論理アドレスｎは次のフレーム同期でロッ
クされる。ＬＩＣｎ’は５Ｆ（ｘ＋１）のフレーム２８
上のその論理アドレスｎに対する作用を開始する（タイ
ム・ダイヤグラム８）。
−ＬＩＣｎ’がフレーム２８同期上の論理アドレスｎで
転送されると、ＬＩＣｎ　（ｎ’）とのそれ以上の衝突
を回避するため、Ｌ　Ｉ　Ｃｎ　’のビットｒＥｏ　　
ＥＩＪがリセットされる。このことは、第１３図と関連
して説明するように発生されるＥＯＥ１リセット信号に
より行なわれ（タイム・ダイヤグラム１０）、上記ＥＯ
Ｅ　１リセット信号はＥＯＥ　１リセツト・クロック信
号により刻時される。
物理アドレスｎ“に対応するスロット上に到着するｒＬ
　Ｉ　Ｃアドレス・レジスタ」はＬＩＣｎ’及びＬＩＣ
ｎ（ｎ’）により受は取られるが、ＬＩＣｎ（ｎ’）は
既に論理アドレスをロックしているので、ＬＩＣ：ｎ　
（ｎ’）はそれをロードしない。
一度論理アドレスｎがＬＩＣｎ“内にロックされると、
Ｌ　Ｉ　Ｃｎ　’はアドレスｎに作用する。表記法ｒＥ
ｏ　　Ｅ　ＩＪ　＝　ｒｏＯＪを有するＬＩＣｎ“（ｎ
）。
ｒＥｏ　　ＥＩＪがリセットされているので、ＬＩＣｎ
’（ｎ）は、物理アドレスｎに対応するスロット上では
受話するが、通話しない。
したがって、ＥＯＥ１＝１１は、５Ｆ（ｘ＋２）のフレ
ーム１３で作成されているＬＩＣｎ’（ｎ）に再びロー
ドされねばならない。したがって、ＥＯＥｌの新しい値
は、物理アドレスｎに対応するスロット上のＬＩＣｎ”
に送られる（ＳＦ　（ｘ＋２）のフレーム１３）。
ＬＩＣｎ’がｒＥｏ　　ＥＩＪ＝ｒｌｌＪを得るや否や
、論理アドレスはＬＩＣｎ’にロックされているので、
回線インターフェースに使用可能にされる。
新しい論理アドレスをＬＩＣｎ″またはＬＩＣｎに与え
るためには、それらのＬＩＣにリセットが再び適用され
ねばならないことに留意すべきである。
「選択された論理アドレス」、「ロックされた論理アド
レス」、「ＥＯＥ１リセット」等の信号をもたらすため
各ＬＩＣで必要な簡単な論理回路を第１３図に示す。こ
の図はまた、前に説明したようにＥＯＥｌを１１からＯ
Ｏにリセットするため必要である、第１２図に示すｒＥ
ｏ　　Ｅｌリセット・クロック」信号をどのように得る
かを示す。
第１３図に示すように、アドレス・レジスタＲＡ　（７
２）により受は取られたＥｎＬＡビット（Ｂ４）は、Ｄ
１復号の受取り時にラッチ（１０６）によりラッチされ
る。このＥｎＬＡ信号は次に、ワイヤ（１２２）上の論
理アドレス・ロッキング・コマンドの受取り時にラッチ
（１１８）により再びラッチされる。このコマンドは任
意の後続フレーム同期タグ、たとえば、前述のＦ２８同
期でもよく、または、図で示されるように、スーパーフ
レーム同期タグでもよい。
ラッチ（１１８）の出力が高であるときは、論理アドレ
スはロックされる。この信号はＥｎＬＡ信号と共に使用
され（ワイヤ（１２０））、両者はＡＮＤ演算されてＥ
ＯＥ　１リセット信号を作成する。この信号の使用につ
いては上で説明した。
そのＬＩＣで回線が使用可能にされない限り、ビット・
クロック、ＥＯＥ１リセット信号、及び第１２図のタイ
ム・ダイヤグラム１１に示す信号から得られる”回線使
用可能なし”信号をＡＮＤ演算することにより、ＥＯＥ
１リセット・クロック信号が次に発生される。
第１４図は、−度ＬＩＣが論理アドレスと共に作用する
場合に必要とされる回線使用可能信号及び使用禁止信号
を実現するための可能な方法を示す。Ｃクロックで、同
様にＥＯＥＩリセット信号を受は取るＡＮＤゲー）　（
１３２，１３４）を介して制御レジスタＲＣ（７４）の
ラッチ（１３８，１４２）に８２、Ｂ４ビットが供給さ
れる。回線使用可能回路は、分かり易くするため、回線
Ｏについてのみを示す。
設けられた簡単な論理によれば、ＥＯＥ１＝１１の場合
のみ回線０が使用可能にされる。しかし、ＥＯＥ　１の
値は、前にリセットされたか（ＥＯＥ１リセット・クロ
ックが活動化された）、またはセットされた（Ｄ２が活
動化された）場合のみ考慮され、この値は、確立したＥ
ＯＥ　１状況をもたらすラッチ（１４０，１４４）と組
み合わされて、回線が誤って使用可能にされるのを回避
する。
Ｆ８発明の詳細 な説明したように本発明によれば、複数の伝送回線（な
いしは伝送ライン）を最短の時間で走査することができ
る。
【図面の簡単な説明】
第１図は、本発明を適用することができるシステムの概
略を示す図である。 第２図は、通信装置の伝送サブシステムの概略を示す図
である。 第３図は、８個のＬＩＣが接続されたＬＩＣＢ置の構成
を示す図である。 第４図は、３個のＬＩＣが接続されたＬＩＣ装置構成を
示す図である。 第５図は、第１図に示す走査装置とマルチプレクサの間
の直列データ・フローの構造を示す図である。 第６図は、論理アドレッシング動作に含まれる２つのス
ーパーフレームのフレームを示ス図である。 第７図は、論理アドレッシング動作に含まれるフレーム
の制御スロットを示す図である。 第８図は、２つのＬＩＣの間でアドレスを交換するため
のプロトコルを示す図である。 第９図は、ＬＩＣをインバウンド及びアウトバウンド回
線に接続するため必要とされるハードウェアを示す図で
ある。 第１０図は、特定のＬＩＣが特定の時点にマルチプレク
サと通信できるようにするタイム・ウィンドウ発生回路
を示す図である。 第１１図は、特定のＬＩＣについて、第１０図の回路に
より発生されたタイム・ウィンドウを示す図である。 第１２図は、２つのＬＩＣの間のアドレス交換動作に関
連したタイミングを示す図である。 第１３図はＬＩＣ論理アドレッシング回路の実施例を示
す図である。 第１４図は、特定のＬＩＣに接続された回線を使用可能
にするための回路の実施例を示す図である。 １・・・・回線アダプタ、１０・・・・走査論理、１２
・・・・直列リンク、１４・・・・多重化回路、１６・
・・・マイクロプロセッサ、１７・・・・マイクロコー
ド・メモリ、１８・・・・ＣＰＵバス、２０・・・・Ｌ
　Ｉ　Ｃ。 ２６・・・・伝送回線。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） ネを朗ｔ１用できるシステム ネ　１　目 ）＼′ス ＬＩＣＯＬＩＣ 回声１０　　口蝶４ ＬＩＣ６ＬＩＣ７ 回艦３０　　Ｃ３艦３１ データ、フローの匈１Ｌ 寥 薗 図 ネ 図 ネ 山 第１図 Ｊ尤−７１−、７０−、：、ｌ 寥１４圀

Claims (1)

    【特許請求の範囲】
  1. ユーザの装置を通信装置の走査手段に接続する複数の伝
    送ラインが上記走査手段にとって既知のワイヤード・ア
    ドレスをそれぞれ有するラインインターフェース結合手
    段を介して上記走査手段に接続されるような場合におい
    て上記伝送ラインを走査する方法であって、ワイヤード
    ・アドレスｎを有する所与のラインインターフェース結
    合手段を他のラインインターフェース結合手段のワイヤ
    ード・アドレスに対応する論理アドレスｎ’で再アドレ
    ス指定できるようにしたことを特徴とする伝送ライン走
    査方法。
JP63316621A 1988-01-22 1988-12-16 伝送ライン走査方法 Expired - Lifetime JPH0612903B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP88480004A EP0325080B1 (en) 1988-01-22 1988-01-22 Protocol and apparatus for the selective scanning of a plurality of lines connected to a communication device
EP88480004.6 1988-01-22

Publications (2)

Publication Number Publication Date
JPH025666A true JPH025666A (ja) 1990-01-10
JPH0612903B2 JPH0612903B2 (ja) 1994-02-16

Family

ID=8200486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63316621A Expired - Lifetime JPH0612903B2 (ja) 1988-01-22 1988-12-16 伝送ライン走査方法

Country Status (4)

Country Link
US (1) US5023867A (ja)
EP (1) EP0325080B1 (ja)
JP (1) JPH0612903B2 (ja)
DE (1) DE3889214T2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2675605A1 (fr) * 1991-04-19 1992-10-23 Alcatel Business Systems Procede et dispositif d'adressage de peripheriques pour le partage d'un canal de transmission de donnees entre les peripheriques.
FR2710169B1 (fr) * 1993-09-14 1995-11-10 Sagem Dispositif et procédé d'émulation d'une imprimante pour ordinateur personnel à partir d'une imprimante de télécopieur.
DE19934514C5 (de) 1999-07-22 2013-03-14 Pilz Gmbh & Co. Kg Verfahren zum Konfigurieren eines an einen Feldbus angeschlossenen Busteilnehmers
IT1318137B1 (it) * 2000-07-07 2003-07-23 Cit Alcatel Metodo ed apparato per controllare e supervisionare dispositivielettronici.
US20080010417A1 (en) * 2006-04-28 2008-01-10 Zeffer Hakan E Read/Write Permission Bit Support for Efficient Hardware to Software Handover

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59167158A (ja) * 1983-03-11 1984-09-20 Fujitsu Ltd 回線走査方式
JPS61161845A (ja) * 1985-01-10 1986-07-22 Nec Corp 回線制御装置
JPS6235737A (ja) * 1985-08-08 1987-02-16 Nec Corp 通信制御装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3496301A (en) * 1966-04-19 1970-02-17 Bell Telephone Labor Inc Time division concentrator with reduced station scanning interval
CA1184310A (en) * 1981-02-25 1985-03-19 Mize Johnson, Jr. Multi-processor office system complex
EP0077863B1 (fr) * 1981-10-28 1986-09-17 International Business Machines Corporation Dispositif de balayage de lignes de communications destiné à un contrôleur de communications
US4409683A (en) * 1981-11-18 1983-10-11 Burroughs Corporation Programmable multiplexer
JPH0630511B2 (ja) * 1984-10-31 1994-04-20 株式会社日立製作所 局順可変の環状伝送システム
US4922416A (en) * 1984-12-14 1990-05-01 Alcatel Usa, Corp. Interface device end message storing with register and interrupt service registers for directing segmented message transfer between intelligent switch and microcomputer
US4726017A (en) * 1985-05-21 1988-02-16 Fla. Multidrop data concentrator communication network
US4737950A (en) * 1985-05-31 1988-04-12 Rockwell International Corp. Multifunction bus to user device interface circuit
US4858230A (en) * 1987-05-18 1989-08-15 Duggan Robert J Multiport/multidrop computer communications

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59167158A (ja) * 1983-03-11 1984-09-20 Fujitsu Ltd 回線走査方式
JPS61161845A (ja) * 1985-01-10 1986-07-22 Nec Corp 回線制御装置
JPS6235737A (ja) * 1985-08-08 1987-02-16 Nec Corp 通信制御装置

Also Published As

Publication number Publication date
US5023867A (en) 1991-06-11
EP0325080A1 (en) 1989-07-26
DE3889214D1 (de) 1994-05-26
DE3889214T2 (de) 1994-11-17
EP0325080B1 (en) 1994-04-20
JPH0612903B2 (ja) 1994-02-16

Similar Documents

Publication Publication Date Title
US4287592A (en) Method and apparatus for interfacing stations in a multiloop communications system
US4106092A (en) Interface system providing interfaces to central processing unit and modular processor-controllers for an input-output subsystem
US5377189A (en) Hybrid data communications systems
US3916380A (en) Multi-computer multiple data path hardware exchange system
JPH02151151A (ja) 交換システム
JPS60140951A (ja) ロ−カルエリアネツトワ−クシステム
JPS6222495B2 (ja)
JPS62164335A (ja) デイジタル・デ−タを母線ネツトワ−クに結合するネツトワ−ク用インタフエ−ス装置
US4345325A (en) Message-interchange circuitry for microprocessors linked by synchronous communication network
US7609688B2 (en) Serialized bus communication and control architecture
JPH0720122B2 (ja) リング型伝送路を用いたパケット通信システム
JPH098727A (ja) 移動通信システムのセレクターと多数個のボコーダーインターフェース装置およびその使用方法
US6275498B1 (en) Extended PHY addressing
JPH025666A (ja) 伝送ライン走査方法
US4977499A (en) Method and apparatus for commanding operations on a computer network
JPH0634486B2 (ja) 通信プロトコル制御装置
EP0289771B1 (en) Dual microprocessor control system
JPH06274463A (ja) データ通信システム
JPS60138664A (ja) 所要デ−タバス幅の異なる装置群のためのデ−タバス方式
JP2546743B2 (ja) 音声およびデータのためのパケット／高速パケット交換機
US6216194B1 (en) Information processing unit for separately controlling a plurality of shared buses
JPH05265948A (ja) ４線式同期シリアル通信方式
JPH04156655A (ja) マルチプロセッサシステム
JP3077992B2 (ja) データ伝送装置
JP2000259523A (ja) データ転送装置、ｌａｎ通信システム及びデータ転送方法