JPS59167158A - 回線走査方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、多数の回線を制御する通信制御装置の回線走
査方式に関し、変換内容を書替可能なアドレス変換メモ
リを用いて回線走査制限および回線アドレス置換等を簡
単に行おうとするものである。

技術の背景 多数の回線を制御対象とする通信制御装置では、（１）
自己のスキャン能力を越える高速回線が収容される場合
、または（２）低速回線と高速回線が混在して収容され
る場合、等を想定して回線の走査範囲や走査順序を任意
に変更できる機能を備えている。

例えば、制御対象が１２８回線であるときこれらを第１
図（ａｌのように全てスキャンするのが通常の走査であ
るが、これを（ｂｌのように１６回線０〜Ｆに限ってス
キャンするのが走査制限であり、１２８回線全部をスキ
ャンする場合に比べて走査速度（走査頻度）は８倍にな
り、制御対象が高速回線であらてもこれに対処可能とな
る。図中、０，１゜２・・・・・・は１６進表示した回
線番号で、７Ｆは１２７番目の回線を示す。また、第２
図ｉａｌのようにアドレス４，１４．・・・・・・７４
をアドレス０に、またアドレス５，１５．・・・・・・
７５をアドレス１に、以下同様にして２点鎖線枠内のア
ドレスを周期的にアドレス０〜３に置換し、その他のア
ドレス０゜１．２．３，８，９．・・・・・・は同じ値
のアドレス０゜１．２，３．’８．９・・・・・・にす
ると、実際のスキャン順序は（ｂ）に示すようになり、
回線Ｏ〜３に対するスキャン頻度が増加して皓回線０〜
３は高速回線であっても充分対処できることになる。な
おこの場合、回線アドレス４．１’４．・・・・・・７
４，５゜１５、・・・・・・７５等鎖線枠内アドレスは
使用不可であり、欠番となる。

従来技術と問題点 第３図は上述した機能を有する従来の通信制御装置のブ
ロック図で、走査回路７の出力、つまり前述した例であ
ればサイクリックに出力されるアドレス０〜７Ｆを回線
アドレス修飾回路１２によって適宜モディファイするこ
とによって、第１図に示した走査制限（Ｓｃａｎ　Ｌｉ
ｍ１ｔ）または第２図に示した回線アドレス置換（Ａｄ
ｄｒｅｓｓ　５ｕｂｓｔｉｔｕｔｉｏｎ）をすることに
特色がある。ところが、この方法では、（１）回線の走
査順序及び走査範囲が一義的に決まるので自由度がない
、（２）使用可能回線のアドレスに抜けが生じると共に
、プログラムのロジックが複雑になる、（３）障害、差
し換えなどで回線アドレスを変える必要が生じるとプロ
グラム自身を変える必要がある等の欠点がある。

発明の目的 本発明は、プログラムで扱う回線アドレス及び回線走査
回路（スキャナ）の出力を論理アドレスとし、それを物
理回線アドレスに変換する。書替可能なアドレス変換メ
モリを用い、該メモリの内容によってスキャンを行なう
ようにすることによって上述した欠点を除去しようとす
るものである。

発明の構成 本発明は、回線対応に回線制御用メモリを備え、該メモ
リを走査して送、受信データを人、出力させることによ
り多数の回線を制御する通信制御装置の回線走査方式に
おいて、変換内容を書替可能なアドレス変換メモリを設
けて該メモリによりプログラムが示す論理回線アドレス
を物理回線アドレスに変換し、得られた物理回線アドレ
スによって該回線制御メモリを走査し、回線走査制限、
回線アドレス置換を可能とすることを特徴とするが、以
下図示の実施例を参照しながらこれを詳細に説明する。

発明の実施例 第４図は本発明の一実施例を示すプロ・ツク図で、１は
プログラムのＯＵＴ命令によってデータノマスＤＢＩ、
回線制御用メモリ　（ＩＣＷ）９、データバスＤＢ４を
経由してラインセント（ＬＳ）１１に出力するデータ（
送信データ）を保持する出力データレジスタである。２
はレジスタ１上のデータが出力される回線の論理回線ア
ドレスを保持するアドレスレジスタで、従来はここに物
理回線アドレスが使用されている（第３図参照）。４番
まラインセットＬＳ１１からのデータ（受信データ）を
データバスＤＢ３、メモリＩＣＷ９、データノくスＤＢ
２を経由して取込み、それをＩＮ命令によってプログラ
ムへ入力するための入力データレジスタである。３はレ
ジスタ４にセ・ノドされたデータがどのラインセットＬ
Ｓから入力されたかを示す論理回線アドレスを保持する
アドレスレジスタで、従来はここにも物理回線アドレス
が使用されている（第３図参照）。５は論理回線アドレ
スを物理回線アドレスに変換するアドレス変換メモリで
、アドレス変換メモリ書替制御回路６と共に本例の中枢
をなす。この制御回路６はプログラムからのＯＵＴ命令
によってメモリ５の変換内容の更新が指示されるが、こ
れは操作パネルから指示するようにしてもよい。メモリ
５の変換内容については後述する。７はＩＣＷ９をスキ
ャンする走査回路で、その出力は単純に逐次＋１するだ
けである。８は、ＰＣ（プログラムサイクル）ではメモ
Ｉ７５をレジスタ２の論理回線アドレスでアクセスされ
、ＳＣ（走査サイクル）では走査回路７の出力でメモリ
５をアクセスさせる切替回路である。

回線制御用メモリ　（ＩＣＷ）９は回線対応に分割させ
、ＬＳＩＩへの指示情報（出力データ）とＬＳＩＩから
の入力情報（入力データ）を記憶する機能を有する。１
０はＩ　、ＣＷ　９の書込み、読出し動作および切替回
路８を制御する回路である。ラインセットＬＳＩＩは回
線対応に設けられ、アドレスレスタＢ上のアドレスが自
己のアドレスと一致するタイミングの時のみデータバス
ＤＢ４上のＩＣＷ出力データを取込み、また逆にＩＣＷ
９に書込むべきデータをデータバスＤＢａ上番こ出力す
る機能、及び装置レベルを回線レベルにまたこの逆に変
換するレベル変換機能を有する。

下表はアドレス変換メモリ５の変換内容の一例で、上段
が入力（論理回線アドレス）、下段力（変換出力（物理
回線アドレス）である。

表　　１ 上表は第２図と同じ変換内容であるから、０〜３に高速
回線を、その他に低速回線を混在して収容することがで
きる。また物理アドレス０，１，２゜３、・・・・・・
は繰り返されるもの０〜３等を含みながら全体として連
続させることができ、第２図のように論理アドレス４〜
７を物理アドレスＯ〜３に切換えると物理アドレス４〜
７は欠番又は歯抜けになるようなことはない。

本発明ではアドレス変換メモリ５を設けてこれで論理−
物理アドレス変換を行なうので、第１図に示す如き走査
制限或いは第２図に示す如きアドレス置換を容易に行う
ことができる。また回線番号に変更が生じても、アドレ
ス変換メモリ５の内容を書換えるだけで簡単にこれに対
処でき、プログラムそれ自身を書換える必要はない。尚
、第３図の第４と対応する回路各部には第４図と同じ符
号が付しである。

発明の効果 以上述べた本発明の回線走査方式には、回線の走査順序
及び走査範囲を自由に定義できるので、収容される通信
速度の種類と回線数に応じて最も効率的な走査順序を決
定できる。また使用可能な回線アドレスに抜けが生ぜず
、先頭から順番に使用できる、等の利点亦ある。

【図面の簡単な説明】

第１図は走査制限の説明図、第２図は回線アドレス置換
の説明図、第３図は従来の通信制御装置の一例を示すブ
ロック図、第４図は本発明の一実施例を示すブロック図
である。 図中、５はアドレス変換メモリ、７は走査回路、９は回
線制御用メモリである。 出願人　富士通株式会社 代理人弁理士　　　青　　　柳　　　　　稔手続補正書
（方式）８゜ （２） １、事件の表示 昭和５８年特許願第４０１４２号 ２、発明の名称　　　　　　　　　　　　　　　　　（
３）回線走査方式 ３、補正をする者 事件との関係　　　　特許出願人 住　所　神奈川県用崎市中原区上小田中１０１５番地名
称　（５２２）富士通株式会社 代表者　　　山　　本　　卓　　眞 ４、代　理　人　　〒１０１ ５、補正命令の日付　　　　昭和５８年６月２８日６、
補正により増加する発明の数　　　　な　し補正の内容 明細書第９頁１７行の「説明図、」を「説明図で、（ａ
）は通常の回線走査の場合、（ｂ）は走査制限した場合
を示す。」に補正する。 同頁１８行の「説明図、」を［説明図で、（ａ）は回線
アドレス置換の態様を、（ｂ）は実効的スキャン順序を
示す。」に補正する。 図面第１図および第２図を次のように補正する。

Claims (1)

【特許請求の範囲】
1. 回線対応に回線制御用メモリを備え、該メモリを走査し
   て送、受信データを人、出力させることにより多数の回
   線を制御する通信制御装置の回線走査方式において、変
   換内容を書替可能なアドレス変換メモリを設けて該メモ
   リによりプログラムが示す論理回線アドレスを物理回線
   アドレスに変換し、得られた物理回線アドレスによって
   該回線制御メモリを走査し、回線走査制限、回線アドレ
   ス置換を可能とすることを特徴とする回線走査方式。