JPS6086637A - 拡張仮想記憶制御方式 - Google Patents
拡張仮想記憶制御方式Info
- Publication number
- JPS6086637A JPS6086637A JP58195573A JP19557383A JPS6086637A JP S6086637 A JPS6086637 A JP S6086637A JP 58195573 A JP58195573 A JP 58195573A JP 19557383 A JP19557383 A JP 19557383A JP S6086637 A JPS6086637 A JP S6086637A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は情報処理装置のアドレス空間の拡張方式に関す
るもので、仮想アドレスを使用し変換モードで動作する
場合のアドレス変換を高速化するために設けられる機構
（ＤＡＴ）の制御に係るものである。
るもので、仮想アドレスを使用し変換モードで動作する
場合のアドレス変換を高速化するために設けられる機構
（ＤＡＴ）の制御に係るものである。
（２）従来技術と問題点
情報処理装置においてのアドレス空間はそれを表示する
レジスタ等のビット数によって制限される。例えば２４
ビツトのアドレッシングにおいては、そのユーザ空間は
１６ＭＢまでしかサポート出来ない。
レジスタ等のビット数によって制限される。例えば２４
ビツトのアドレッシングにおいては、そのユーザ空間は
１６ＭＢまでしかサポート出来ない。
機能の多様化に伴うオペレーテイングシ２テム（Ｏ８）
の拡大やユーザシステムの増力のため、アドレス空間の
拡張の要求か発生することがしばしばあるが、従来アド
レス空間の拡張の方式として、ＭＶＳ方式とＳｖＳ方式
の２種類があった。
の拡大やユーザシステムの増力のため、アドレス空間の
拡張の要求か発生することがしばしばあるが、従来アド
レス空間の拡張の方式として、ＭＶＳ方式とＳｖＳ方式
の２種類があった。
前者のＭＶＳ方式は、それ迄の最大空間（例えば２４ビ
ツトアドレツシングなら１６ＭＢ）を恰も横に並べたよ
うに扱うもので、それぞれの空間に番号を付して空間切
υ換えによって拡張アドレスをサポートする方式である
。（各空間にはＯ８部の常駐部が格納される領域があシ
これを共通部と言う） このＭＶＳ方式はプログラムの変更がＯ８の一部だけで
済むと云う利点があるが、一方空間切り換えの都度全Ｔ
ＬＢを無効化しなくてはならないので空間切シ換えのた
めのオーバヘッドが大きくなると云う欠点があシ、更に
、空間識別子（ＩＤ）によってセグメントテーブル先頭
アドレスをめなくてはならないので空間管理上のオーバ
ヘッドが大きくなると言う欠点があった。
ツトアドレツシングなら１６ＭＢ）を恰も横に並べたよ
うに扱うもので、それぞれの空間に番号を付して空間切
υ換えによって拡張アドレスをサポートする方式である
。（各空間にはＯ８部の常駐部が格納される領域があシ
これを共通部と言う） このＭＶＳ方式はプログラムの変更がＯ８の一部だけで
済むと云う利点があるが、一方空間切り換えの都度全Ｔ
ＬＢを無効化しなくてはならないので空間切シ換えのた
めのオーバヘッドが大きくなると云う欠点があシ、更に
、空間識別子（ＩＤ）によってセグメントテーブル先頭
アドレスをめなくてはならないので空間管理上のオーバ
ヘッドが大きくなると言う欠点があった。
後者のＳｖＳ方式はアドレス表示のビット数を増加させ
る（例えば２４ピツトを３２ビツトに拡大する）方式で
あって、この場合は空間の切シ換えを意識しないで良い
と言う利点があるが、一方、すべてのプログラムを変更
する必要がある上、アーキ゛テクチャが全面的に変って
しまうと言う大きな問題点がおった。
る（例えば２４ピツトを３２ビツトに拡大する）方式で
あって、この場合は空間の切シ換えを意識しないで良い
と言う利点があるが、一方、すべてのプログラムを変更
する必要がある上、アーキ゛テクチャが全面的に変って
しまうと言う大きな問題点がおった。
（３）発明の目的
本発明は上記従来の欠点に鑑み、従来のプログラムへの
影響が少なく、オーバヘッドが極端に大きくなることの
無いアドレス空間の拡張方式を提供することを目的とし
ている。
影響が少なく、オーバヘッドが極端に大きくなることの
無いアドレス空間の拡張方式を提供することを目的とし
ている。
（４） 発明の構成
そしてこの目的は本発明によれば特許請求の範囲に記載
のとおシ、基本アダレスと拡張アドレスとからなるアド
レッシング機構を有し、セグメントテーブルおよびペー
ジテーブルに代表される多元管理のテーブルと、その索
引を高速で行なうだめのＴＬＢを使用して仮想アドレス
から実アドレスへの変換を行なう情報処理装置において
、ＴＬＢのエントリごとに拡張アドレス部と各空間に共
通な領域であるか否かを表示するフィールドを設けると
共に、拡張アドレス情報を保持する拡張アドレス情報格
納手段、および該拡張アドレス情報格納手段の内容と前
記ＴＬＢの拡張アドレス部の内容とを比較する手段を設
け、セグメントテーブルに代表される上位レベルの管理
テーブルを複数空間分連続して配置すると共に命令によ
って前記拡張アドレス情報格納手段に拡張アドレス情報
をセットすることによシ基本アドレスからなる空間を切
シ換えることを特徴とする拡張仮想記憶制御方式によシ
達成される。
のとおシ、基本アダレスと拡張アドレスとからなるアド
レッシング機構を有し、セグメントテーブルおよびペー
ジテーブルに代表される多元管理のテーブルと、その索
引を高速で行なうだめのＴＬＢを使用して仮想アドレス
から実アドレスへの変換を行なう情報処理装置において
、ＴＬＢのエントリごとに拡張アドレス部と各空間に共
通な領域であるか否かを表示するフィールドを設けると
共に、拡張アドレス情報を保持する拡張アドレス情報格
納手段、および該拡張アドレス情報格納手段の内容と前
記ＴＬＢの拡張アドレス部の内容とを比較する手段を設
け、セグメントテーブルに代表される上位レベルの管理
テーブルを複数空間分連続して配置すると共に命令によ
って前記拡張アドレス情報格納手段に拡張アドレス情報
をセットすることによシ基本アドレスからなる空間を切
シ換えることを特徴とする拡張仮想記憶制御方式によシ
達成される。
（５）発明の実施例
第１図は本発明の１実施例について概念を説明する図で
、１１〜１ｎはそれぞれ空間を表わしており、２はレジ
スタ、Ａは基本アドレス（本例では１６ＭＢ）を表わし
ている。第１図において、空間識別子として拡張アドレ
スをレジスタ２にセットして使用することによシ、空間
ＩＩ〜１１１のいずれかを選択する。本発明は一見従来
のＭＶＳ方式の如く見えるが従来のＭＶＳ方式に比して
、空間管理の概念が異なシむしろＳｖＳ方式的であり、
またＴＬＢ変換では全空間をサポートしていて、コモン
ビットを有していると云う点でＭＶＳ方式と異なってい
る。以降その制御等についてそれぞれ図面によシ説明す
る。
、１１〜１ｎはそれぞれ空間を表わしており、２はレジ
スタ、Ａは基本アドレス（本例では１６ＭＢ）を表わし
ている。第１図において、空間識別子として拡張アドレ
スをレジスタ２にセットして使用することによシ、空間
ＩＩ〜１１１のいずれかを選択する。本発明は一見従来
のＭＶＳ方式の如く見えるが従来のＭＶＳ方式に比して
、空間管理の概念が異なシむしろＳｖＳ方式的であり、
またＴＬＢ変換では全空間をサポートしていて、コモン
ビットを有していると云う点でＭＶＳ方式と異なってい
る。以降その制御等についてそれぞれ図面によシ説明す
る。
第２図は本発明の実施例の空間管理と空間の切シ換えを
説明する図であって、３はセグメントテーブル、４は空
間管理テーブル上のセグメントエントリ数フィールド、
５は空間管理テーブル上のセグメントテーブル先頭アド
レスフィールド、６は命令レジスタを表わしておシ、７
はセグメントテーブルのエントリを例示したものであっ
て、■はインバリッドビット、Ｃはコモ／ビット、Ｐは
ページテーブル先頭アドレスを表わしている。ａは第１
図のＡ（１６ＭＢ）の領域に対応することを示している
。
説明する図であって、３はセグメントテーブル、４は空
間管理テーブル上のセグメントエントリ数フィールド、
５は空間管理テーブル上のセグメントテーブル先頭アド
レスフィールド、６は命令レジスタを表わしておシ、７
はセグメントテーブルのエントリを例示したものであっ
て、■はインバリッドビット、Ｃはコモ／ビット、Ｐは
ページテーブル先頭アドレスを表わしている。ａは第１
図のＡ（１６ＭＢ）の領域に対応することを示している
。
第２図において、セグメントテーブルの工ントリ７には
コモンビットＣが設けられているが、これは、全空間に
共通な領域（第１図のＯ８域）について、空間切シ換え
を行なった時でも引き続いて使用出来るようにするため
のもので、該コモンピッ） Ｃ７５Ｅ”ｌ”であルトき
には、ＴＬＢ上のコモンビットも１″にする。
コモンビットＣが設けられているが、これは、全空間に
共通な領域（第１図のＯ８域）について、空間切シ換え
を行なった時でも引き続いて使用出来るようにするため
のもので、該コモンピッ） Ｃ７５Ｅ”ｌ”であルトき
には、ＴＬＢ上のコモンビットも１″にする。
そして、このときには、空間を切シ換えた後にもＴＬＢ
フォルトを発生しないようにして空間切シ換えのオーバ
ヘッドを少なくしている。またセグメントテーブルの先
頭アドレスは空間識別子によってめるのではなくｓＶＳ
方式的にセグメントテーブルを図に示すように連続した
ものとして管理している。
フォルトを発生しないようにして空間切シ換えのオーバ
ヘッドを少なくしている。またセグメントテーブルの先
頭アドレスは空間識別子によってめるのではなくｓＶＳ
方式的にセグメントテーブルを図に示すように連続した
ものとして管理している。
一方、空間の切シ換えは、命令によって行なわれるもの
で、命令レジスタ６にセットされた切シ換え命令のアド
レス部の内容が空間識別子としてレジスタ２にセットさ
れることによ多空間が切シ換えられるもので、これによ
って、各空間に対応するセグメントテーブルも選択され
る。
で、命令レジスタ６にセットされた切シ換え命令のアド
レス部の内容が空間識別子としてレジスタ２にセットさ
れることによ多空間が切シ換えられるもので、これによ
って、各空間に対応するセグメントテーブルも選択され
る。
第３図はアドレス変換を説明する図で、２．３．５．７
は第２図と同様であシ、８＃−ｉ論理アドレス、９はペ
ージテーブル、１ｏは実アドレスを示している。
は第２図と同様であシ、８＃−ｉ論理アドレス、９はペ
ージテーブル、１ｏは実アドレスを示している。
第３図において、本発明のアドレス変換は、各空間に対
応するセグメントテーブルが連続して設けられておυ、
それをレジスタ２にセットした空間識別子によって選択
することを除いては通常のアドレス変換と同様である。
応するセグメントテーブルが連続して設けられておυ、
それをレジスタ２にセットした空間識別子によって選択
することを除いては通常のアドレス変換と同様である。
第４図はＴＬＢの制御を示す図で、２．８、工０は第３
図と同様であシ、１１はＴＬＢ。
図と同様であシ、１１はＴＬＢ。
１２．１２′は比較器、１３．１３′、１３″はゲー）
、１４は信号端子を示している。１５ｆｉＴＬＢのエン
トリを例示したもので、Ｅは拡張アドレス部、Ｌはロジ
カル部、工はインバリッドビット、Ｃはコモンビットを
表わしている。比較器１２および１２′は、それぞれの
両入力が等しいとき、”１″を出力する。信号端子１４
はＴＬＢホルトが発生したとき信号ｓｌｎを出力する。
、１４は信号端子を示している。１５ｆｉＴＬＢのエン
トリを例示したもので、Ｅは拡張アドレス部、Ｌはロジ
カル部、工はインバリッドビット、Ｃはコモンビットを
表わしている。比較器１２および１２′は、それぞれの
両入力が等しいとき、”１″を出力する。信号端子１４
はＴＬＢホルトが発生したとき信号ｓｌｎを出力する。
第４図において、一つの空間は１６ＭＢで動作するが、
空間切シ換えは空間識別子をレジスタ２にセットすると
とでＴＬＢをパージすることなく行なえる。すなわち、
ＴＬＢによる空間のサポートは拡張アドレス全域に及ん
でお、ｔｔｓｖｓ方式と同様に管理出来る機構となって
いる。そしてこれはレジスタ２に空間識別子をセットす
ると共に、ＴＬＢの拡張アドレス部に拡張アドレスをセ
ットして、これら両者を比較器１２によって比較するよ
うにしたことで可能となっている。また各空間に共通の
Ｏ８領域については前述したようにＴＬＢＩＩＯエント
リ中のコモンピッ）Ｃ７＞Ｅ１１１＃になって空間を切
シ換えた後にもＴＬＢフォルト信号の送出を抑止して、
そのまま継続して使用する。
空間切シ換えは空間識別子をレジスタ２にセットすると
とでＴＬＢをパージすることなく行なえる。すなわち、
ＴＬＢによる空間のサポートは拡張アドレス全域に及ん
でお、ｔｔｓｖｓ方式と同様に管理出来る機構となって
いる。そしてこれはレジスタ２に空間識別子をセットす
ると共に、ＴＬＢの拡張アドレス部に拡張アドレスをセ
ットして、これら両者を比較器１２によって比較するよ
うにしたことで可能となっている。また各空間に共通の
Ｏ８領域については前述したようにＴＬＢＩＩＯエント
リ中のコモンピッ）Ｃ７＞Ｅ１１１＃になって空間を切
シ換えた後にもＴＬＢフォルト信号の送出を抑止して、
そのまま継続して使用する。
（６）発明の効果
以上詳細に説明したように本発明の拡張仮想記憶制御方
式はアドレス空間の拡張に関し。
式はアドレス空間の拡張に関し。
空間切り換えや空間管理を簡潔に為し得るのでオーバヘ
ッドが小さく、また従来のプログラムへの影響も、空間
切９換えのための命令およびこれに関連する若干の新命
令の追加と、Ｏ８の空間管理の一部を変更するだけで良
いので、小規模の改造で済むから、実現は容易であり効
果は大きい。
ッドが小さく、また従来のプログラムへの影響も、空間
切９換えのための命令およびこれに関連する若干の新命
令の追加と、Ｏ８の空間管理の一部を変更するだけで良
いので、小規模の改造で済むから、実現は容易であり効
果は大きい。
第１図は本発明の１実施例について櫃念を説明する図、
第２図は本発明の実施例の空間管理と空間の切り換えを
説明する図、第３図はアドレス変換を説明する図、第４
図はＴＬＢの制御を示す図である。
第２図は本発明の実施例の空間管理と空間の切り換えを
説明する図、第３図はアドレス変換を説明する図、第４
図はＴＬＢの制御を示す図である。
Claims (1)
- 基本アドレスと拡張アドレスとからなるアドレッシング
機構を有し、セグメントテーブル右よびページテーブル
に代表される多元管理のテーブルと、その索引を高速で
行なうためのＴＬＢを使用して仮想アドレスから実アド
レスへの変換を行なう情報処理装置において、ＴＬＢの
エントリごとに拡張アドレス部と各空間に共通な領域で
あるか否かを表示するフィールドを設けると共に、拡張
アドレス情報を保持する拡張アドレス情報格納手段、お
よび該拡張アドレス情報格納手段の内容と前記ＴＬＢの
拡張アドレス部の内容とを比較する手段を設け、セグメ
ントテーブルによシ代表される上位レベルの空間テーブ
ルを複数空間分連続して配置すると共に命令によって前
記拡張アドレス情報格納手段に拡張アドレス情報をセッ
トすることによシ基本アドレスからなる空間を切り換え
ることを特徴とする拡張仮想記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195573A JPS6086637A (ja) | 1983-10-19 | 1983-10-19 | 拡張仮想記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195573A JPS6086637A (ja) | 1983-10-19 | 1983-10-19 | 拡張仮想記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086637A true JPS6086637A (ja) | 1985-05-16 |
| JPS646492B2 JPS646492B2 (ja) | 1989-02-03 |
Family
ID=16343370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195573A Granted JPS6086637A (ja) | 1983-10-19 | 1983-10-19 | 拡張仮想記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086637A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165249A (ja) * | 1986-01-16 | 1987-07-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ペ−ジ・セグメント化仮想記憶デ−タ処理システムにおけるセグメント・サイズを自動的に大きくする方法 |
| JPH03126144A (ja) * | 1989-10-06 | 1991-05-29 | Bull Sa | 仮想アドレス式情報処理システムにおけるメモリの使用方法及びこの方法を実施するための装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235947A (en) * | 1975-09-16 | 1977-03-18 | Hitachi Ltd | Information processing unit for imaginary memory system |
| JPS5731229A (en) * | 1980-06-16 | 1982-02-19 | Reliance Electric Co | Double monitor protecting circuit for switching transistor |
-
1983
- 1983-10-19 JP JP58195573A patent/JPS6086637A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235947A (en) * | 1975-09-16 | 1977-03-18 | Hitachi Ltd | Information processing unit for imaginary memory system |
| JPS5731229A (en) * | 1980-06-16 | 1982-02-19 | Reliance Electric Co | Double monitor protecting circuit for switching transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165249A (ja) * | 1986-01-16 | 1987-07-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ペ−ジ・セグメント化仮想記憶デ−タ処理システムにおけるセグメント・サイズを自動的に大きくする方法 |
| JPH03126144A (ja) * | 1989-10-06 | 1991-05-29 | Bull Sa | 仮想アドレス式情報処理システムにおけるメモリの使用方法及びこの方法を実施するための装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS646492B2 (ja) | 1989-02-03 |
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