JPH02272654A

JPH02272654A - キャッシュメモリ装置

Info

Publication number: JPH02272654A
Application number: JP1094551A
Authority: JP
Inventors: Tsutomu Maruyama; 勉丸山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-13
Filing date: 1989-04-13
Publication date: 1990-11-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はキャッシュメモリ装置に関するものである。

〔従来の技術〕

従来のキャッシュメモリ装置は、周知のように、主記憶
が保持するデータの一部を記憶するデータメモリと、デ
ータメモリに記憶されたデータのアドレスを記憶するタ
グメモリと、メモリがアクセス要求されたときに、その
アクセス要求アドレスがタグメモリに記憶されているが
否かを調べる比較器とを備え、比較器におけるヒツト・
ミスヒツトに応じてデータメモリまたは主記憶をアクセ
スするようにしている。

〔発明が解決しようとする課題〕

従来、Ｌｉ５ｐ、Ｐｒｏｌｏｇ等の変数のデータ型がプ
ログラムの実行時に決まる言語においては、変数の値が
まだ定まっていないことを示すために特定の値を用いて
いる。こ値は、多くの場合、（１）変数にまだ値が代入されていないことを示すタグ
（ＵＮＤＥＦ）をタグフィールドに設定、（２〉変数の
タグフィールドにはポインタであることを示すタグ（Ｒ
ＥＦ）を設定しデータフィールドには、変数自身のアド
レスを設定、することによって実現されている。

従来のキャッシュメモリ装置を使用してこの処理を行な
うには、プログラムの実行において関数呼び出しが行わ
れるごとに必要であり、ソフトウェアまたはファームウ
ェアによって必要となった変数の数だけ、１語ずつ行わ
れていたため、間数呼び出しの処理速度を低下させる原
因の一つとなっていた。

本発明の目的は、上記（２）の方法に対して、複数語の
データ幅を持ち複数語の同時書き込み可能なデータメモ
リと、データメモリに書き込むデータの下位数ビットの
変更を行うデータ変更装置を用いて、データメモリのデ
ータ幅の語数を同時に初期化可能なキャッシュメモリ装
置を実現することにより変数領域の初期化を高速化し、
高速な関数呼び出しを実現するキャッシュメモリ装置を
提供することにある。

〔課題を解決するための手段〕

本発明のキャッシュメモリ装置は、キャッシュメモリ装
置より読み出す値のアドレスを保持するアドレスレジス
タと、複数語のデータ幅を持ち複数語のデータを同時書
き込み可能なデータメモリと、前記データメモリに書き
込むデータを保持するデータレジスタと、前記データメ
モリに対して書き込む複数のデータの一部を定められた
値に変更する複数のデータ変更装置と、前記データメモ
リに対して連続して複数データの書き込みを行うための
アドレス計算を行う加算器と、前記データメモリに格納
されているデータのアドレスの一部を保持するタグメモ
リと、前記タグメモリより読み出された値と、前記アド
レスレジスタの値の一部を比較する比較器と、前記デー
タメモリおよび前記タグメモリに与えるアドレスのデコ
ードを行うアドレスデコーダと、全体の制御を行う制御
装置とから構成される。

〔作用〕

プロローグに代表される論理型言語等においては、新し
い変数領域がスタック上に確保された場合には、ガーベ
ジコレクションの必要性のために、その領域をある値に
初期化する必要がある。一般には、（１）変数にまだ値が代入されていないことを示すタグ
（ＵＮＤＥＦ）をタグフィールドに設定、（２）変数の
タグフィールドにはポインタであることを示すタグ（Ｒ
ＥＦ）を設定しデータフィールドには、変数自身のアド
レスを設定、することによって実現されている。

本発明の装置は、上記（２）の場合に対して、複数語の
データ幅を持ち複数語の同時書き込み可能なデータメモ
リと、データメモリに書き込むデータの下位数ビットの
変更を行うデータ変更装置を用いて、データメモリのデ
ータ幅単位での変数の初期化を同時に行うことによって
変数領域の初期化を高速に行うものである。

変数の値を一部ずつその変数自身のアドレスにするコマ
ンド例を第２図（ａ）に示す。

第２図（ａ）はレジスタＲｉで指定されるアドレスから
始まる６語の初期化を行なうコマンド例であり、ｗｒｉ
ｔｅ　　＊Ｒｉ、　　ＲＥＦＩＲｉ十＋は、Ｒｉで指定
されるアドレスにタグがＲＥＦ。

データがＲｉ（アドレス自身）を書き込み、その後、レ
ジスタＲｉの値を１つだけ加算するコマンドを示す。

これに対して、複数語同時に初期化可能ならば、第２図
（ｂ）に示したように、この処理時間を短縮することが
でき、処理速度の高速化を実現することができる。

〔実施例〕

以下、本発明の装置について図面を用いて詳細に説明す
る。

本発明のキャッシュメモリ装置の一実施例を第１図に示
す。

第１図において、１０はキャッシュ装置から読み出すデ
ータのアドレスを保持するアドレスレジスタ、２０はキ
ャッシュ装置に書き込む値を保持するデータレジスタ、
３０はデータを格納するデータメモリ、４０はデータメ
モリに格納されているデータのアドレスの一部を保持す
るタグメモリ、５０はアドレスレジスタ１０によって与
えられたアドレスのデコードを行いタグメモリ４０から
のデータの読み出しを行うアドレスデコーダ、６０はア
ドレスレジスタ１０より与えられたアドレスとそのアド
レスによってタグメモリ４０より読み出された値との比
較を行う比較器、８０はデータメモリから同時に読み出
された４語の中から１語をアドレスレジスタ１０より与
えられたアドレスに応じて選択するセレクタ、９０，９
１，９２゜９３はデータレジスタ２０より与えられた値
の下位２ビツトを変更するためのセレクタ（本実施例は
ワードアドレスであるとする）、９５は連続して書き込
みを行う場合にアドレス計算を行う加算器、９６はアド
レスレジスタの与えるアドレスの切り替えを行うセレク
タ、７０は全体の制御を行う制御装置である。セレクタ
９０，９１，９２゜９３の一方の入力にはそれぞれ固定
値“００°。

“０１”　、　　”１０”　、　　”１１”が、また加
算器９５の一方の入力には固定値“４″がそれぞれ供給
されている。

まず、本キャッシュメモリ装置の通常の動作について述
べる。

（１）キャッシュメモリ装置よりデータの読み出しを行
う場合アドレスレジスタ１０よりアドレスが与えられると、ア
ドレスの一部がアドレスデコーダ５０によってデコード
されたタグメモリ４０、続いてデータメモリ３０の読み
出しが行われる。タグメモリ４０より読み出された値は
、比較器６０によってアドレスレジスタ１０の値と比較
されデータメモリ３０に格納されている値が適切なもの
であるかが判定される。

適切でない場合には、制御装置７０によってデータメモ
リ３０およびタグメモリ４０に、適切なデータがメモリ
より読み出され書き込まれる。また、適切なときはデー
タメモリ３０からデータが読み出されるが、データメモ
リ４語同時に読み出しを行っているためその中の１語が
セレクタ８０によって選択され、データ線１０４によっ
てキャッシュメモリ装置より読み出される。

（２）キャッシュメモリ装置にデータの書き込みを行う
場合データの読み出しを行う場合と同様の処理がまず行われ
る。その結果、適切な値がデータメモリ３０およびタグ
メモリ４０に格納されていたならば、制御装置７０はア
ドレスレジスタ１０より与えられたアドレスの一部を用
いて、信号線１１０１１１　１１２．１１３によってデ
ータレジスタ２０の値を書き込むデータメモリ３０中の
位置を４つ列の内から１列選択し、アドレスデコーダ５
０によって定まるデータメモリ３０中のアドレスにデー
タレジスタ２０の値を書き込む。このとき信号線１１４
によってセレクタ９０．９１，９２゜９３はそれぞれデ
ータ線１２０，１２１，１２２゜１２３の値を選択する
。この結果データレジスタ２０の値がそのままデータメ
モリ３０に書き込まれる。

以下、第１図に示したキャッシュメモリ装置を使用して
第２図（ｂ）に示した命令を実行した場合について述べ
る。この場合、まずデータ読み出しを行う場合と同様の
処理が行われる。次いでデータの書き込みが行われるが
この場合には、以下のような手順で書き込みが行われる
。

（ａ）信号線１００により、制御装置７０に何語分のデ
ータ領域の初期化を行うかが与えられる。

（ｂ）その値に基づいて制御装置７０は、信号線１１０
，１１１，１．１２，１１３を制御しデータメモリ３０
への書き込みを指示する。この場合、上記（２）で述べ
た書き込みの場合には、データを書き込む位置は１列の
みだったが、アドレスレジスタ１０より与えられるアド
レスの値に応じて、アドレスの下位２ビツトの値が００′°の場合にはデー
タメモリ３０の第０〜３列に、アドレスの下位２ビツト
の値が０１″の場合にはデータメモリ３０の第１〜３列
に、アドレスの下位２ビツトの値が“’　１０　”の場
合にはデータメモリ３０の第２〜３列に、アドレスの下
位２ビツトの値が“１１′°の場合にはデータメモリ３
０の第３列に、書き込みという制御を行う。

また制御装置７０は、信号線１１４によってセレクタ９
０，９１，９２．９３を用いてそれぞれデータ線１３０
，１３１，１３２，１３３を選択し、アドレスデコーダ
５０および信号線１１０゜１１１．１１２，１１３によ
って定められた複数のアドレスにデータの書き込みを行
う。データ線１３０．１３１，１３２，１３３がｊ闘択
されたことによって、指定された歯数のアドレスのデー
タには、そのデータのアドレス自身が書き込まれる。

この場合、信号線１００によって与えられた語数が２、
アドレスレジスタ１０によって与えられたアドレスの下
位２ビツトが”　０１　’”の場合には第１列、第２列
のみの書き込みを行えば充分であるが、制御か複雑にな
るので、このような場合でも第１列から第３列までの書
き込みを行うものとする。

（ｃ）信号線１００によって指定された語数が多く、デ
ータメモリ３０への一回の書き込みによって全ての書き
込みを行うことができない場合には、加算器９５によっ
て計算されたアドレスを用いて（このアドレスの切り替
えはセレクタ９６によって行われる）、（ｂ）と同様の
書き込みが繰り返し行われる。この場合には、第０〜３
列の全ての列への書き込みが行われる。

以上、本発明の一実施例について説明したが、本発明は
この実施例にのみ限定されるものではなく、データメモ
リのデータ幅、データ変換装置の実施方法を変えてもよ
い。

〔発明の効果〕

本発明によれば、複数語のデータ幅を持ち、複数語同時
書き込み可能なデータメモリと簡単なデータ変更装置に
よって、論理型言語の実行などにおいて、必要となる変
数領域の初期化を高速に行うことができ言語の処理速度
の向上を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例、第２図は変数領域の初期化
を行なうコマンド例をそれぞれ示す図である。１０・・・アドレスレジスタ、２０・・・データレジス
タ、３０・・・データメモリ、４０・・・タグメモリ、
５０・・・アドレスデコーダ、６０・・・比較器、７０
・・・制御装置、８０，９０，９１，９２．９３，９６
・・・セレクタ、９５・・・加算器。

Claims

【特許請求の範囲】

キャッシュメモリ装置より読み出す値のアドレスを保持
するアドレスレジスタと、複数語のデータ幅を持ち複数
語のデータを同時書き込み可能なデータメモリと、前記
データメモリに書き込むデータを保持するデータレジス
タと、前記データメモリに対して書き込む複数のデータ
の一部を定められた値に変更する複数のデータ変更装置
と、前記データメモリに対して連続して複数データの書
き込みを行うためのアドレス計算を行う加算器と、前記
データメモリに格納されているデータのアドレスの一部
を保持するタグメモリと、前記タグメモリより読み出さ
れた値と、前記アドレスレジスタの値の一部を比較する
比較器と、前記データメモリおよび前記タグメモリに与
えるアドレスのデコードを行うアドレスデコーダとを有
することを特徴とするキャッシュメモリ装置。