JPH0731608B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0731608B2 JPH0731608B2 JP58242026A JP24202683A JPH0731608B2 JP H0731608 B2 JPH0731608 B2 JP H0731608B2 JP 58242026 A JP58242026 A JP 58242026A JP 24202683 A JP24202683 A JP 24202683A JP H0731608 B2 JPH0731608 B2 JP H0731608B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- instruction
- general
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に係り、詳しくは、マイクロプロ
セッサなどにおける割込みレベル毎の汎用レジスタの選
択方式に関する。
セッサなどにおける割込みレベル毎の汎用レジスタの選
択方式に関する。
周知のように、情報処理装置では割り込みが発生する
と、実行中の処理中断して割込みに係わる処理を実行
し、それが終了すると元の処理に戻る。また、ある割込
みに係わる処理を実行中、それより優先順位の高い割込
みが発生すると、実行中の割込み処理を中断して新しく
発生した割込みに係わる処理を実行し、それが終了する
と、中断していた割込みに係わる処理を再開し、それが
終了すると通常の処理に戻る。
と、実行中の処理中断して割込みに係わる処理を実行
し、それが終了すると元の処理に戻る。また、ある割込
みに係わる処理を実行中、それより優先順位の高い割込
みが発生すると、実行中の割込み処理を中断して新しく
発生した割込みに係わる処理を実行し、それが終了する
と、中断していた割込みに係わる処理を再開し、それが
終了すると通常の処理に戻る。
ところで、従来のマイクロプロセッサ等においては、割
込みレベルに無関係にすべての汎用レジスタへのアクセ
スを許していた。このため、割込みが発生する毎に汎用
レジスタ上のデータを主メモリへ退避し、割込みよりの
復帰時に該退避したデータを主メモリより読み出し、汎
用レジスタへ再設定していた。この作業は主にプログラ
ムによって行なわれたいたため、プログラムの構成が複
雑になるうえ、場合によっては、そのマイクロプロセッ
サを用いる装置の性能に影響を与えるという問題点があ
った。
込みレベルに無関係にすべての汎用レジスタへのアクセ
スを許していた。このため、割込みが発生する毎に汎用
レジスタ上のデータを主メモリへ退避し、割込みよりの
復帰時に該退避したデータを主メモリより読み出し、汎
用レジスタへ再設定していた。この作業は主にプログラ
ムによって行なわれたいたため、プログラムの構成が複
雑になるうえ、場合によっては、そのマイクロプロセッ
サを用いる装置の性能に影響を与えるという問題点があ
った。
又、マイクロプロセッサのアーキテクチャによっては、
汎用レジスタを用いないで、プッシュ・ポップ方式のス
タックを用いる方法もあるが、ランダムアクセス可能な
汎用レジスタを用いる方式に比べて自由度が少ない上、
スタックのオーバフロー等の管理が必要である。
汎用レジスタを用いないで、プッシュ・ポップ方式のス
タックを用いる方法もあるが、ランダムアクセス可能な
汎用レジスタを用いる方式に比べて自由度が少ない上、
スタックのオーバフロー等の管理が必要である。
本発明の目的は、マイクロプロセッサ等の情報処理装置
において、プログラム上は割込みレベルを意識すること
なく、割込みレベル毎に固有の汎用レジスタを割当てる
ことを可能とするとともに、情報処理装置の用途に応じ
て、割込みレベル毎に用いる汎用レジスタの領域の大き
さ及びアドレスを変更することが可能な情報処理装置を
提供することにある。
において、プログラム上は割込みレベルを意識すること
なく、割込みレベル毎に固有の汎用レジスタを割当てる
ことを可能とするとともに、情報処理装置の用途に応じ
て、割込みレベル毎に用いる汎用レジスタの領域の大き
さ及びアドレスを変更することが可能な情報処理装置を
提供することにある。
本発明の特徴は、命令中のレジスタを指定するアドレス
指定部の一部の内容及び割込みレベルに基づいて、ブロ
ック構成の汎用レジスタ群の１ブロックを選択する選択
信号を出力するアドレス変換回路を備え、アドレス変換
回路が出力する選択信号により選択される１ブロックの
中からアドレス指定部の他の一部の内容に基づいて命令
で使用するレジスタを選択するとともに、アドレス変換
回路の内容を命令により書き替え可能とすることにあ
る。
指定部の一部の内容及び割込みレベルに基づいて、ブロ
ック構成の汎用レジスタ群の１ブロックを選択する選択
信号を出力するアドレス変換回路を備え、アドレス変換
回路が出力する選択信号により選択される１ブロックの
中からアドレス指定部の他の一部の内容に基づいて命令
で使用するレジスタを選択するとともに、アドレス変換
回路の内容を命令により書き替え可能とすることにあ
る。
これにより、割込みレベル毎に固有の汎用レジスタを割
当てること、及び、情報処理装置の用途に応じて、割込
みレベル毎に用いる汎用レジスタの領域の大きさ及びア
ドレスを変更することを可能とする。
当てること、及び、情報処理装置の用途に応じて、割込
みレベル毎に用いる汎用レジスタの領域の大きさ及びア
ドレスを変更することを可能とする。
第１図は本発明の一実施例の構成図である。第１図にお
いて、１はマイクロプロセッサであり、本発明に関係す
る構成として命令レジスタ２、割込みレベル保持レジス
タ３、アドレス変換回路４、汎用レジスタ５などを有し
ている。命令レジスタ２のＲ部が汎用レジスタ５のアド
レスを指定する部分で、ここでは４ビットより構成され
るとする。該命令レジスタ２のＲ部の下位３ビットは汎
用レジスタ５の下位アドレスとして信号線６に出力さ
れ、上位１ビットは信号線７を経てアドレス変換回路４
に入力される。レジスタ３は割込みレベルを保持するレ
ジスタで、その内容は信号線８を経て同じくアドレス変
換回路４に入力される。ここで、割込みレベルは０〜３
の４レベルを有するとする。アドレス変換回路４は信号
線７の“1",“0"の状態と信号線８の割込みレベルとに
より第２図に示す変換を行い、汎用レジスタ５の上位ア
ドレスを信号線９に出力する。汎用レジスタ５は５つの
ブロックに分けられており、１ブロックは８ワード（レ
ジスタ）の構成となっている。汎用レジスタ５における
ブロック内のアドレスは信号線６の下位アドレスによっ
て示され、ブロックのアドレスは信号線９の上位アドレ
スによって示される。
いて、１はマイクロプロセッサであり、本発明に関係す
る構成として命令レジスタ２、割込みレベル保持レジス
タ３、アドレス変換回路４、汎用レジスタ５などを有し
ている。命令レジスタ２のＲ部が汎用レジスタ５のアド
レスを指定する部分で、ここでは４ビットより構成され
るとする。該命令レジスタ２のＲ部の下位３ビットは汎
用レジスタ５の下位アドレスとして信号線６に出力さ
れ、上位１ビットは信号線７を経てアドレス変換回路４
に入力される。レジスタ３は割込みレベルを保持するレ
ジスタで、その内容は信号線８を経て同じくアドレス変
換回路４に入力される。ここで、割込みレベルは０〜３
の４レベルを有するとする。アドレス変換回路４は信号
線７の“1",“0"の状態と信号線８の割込みレベルとに
より第２図に示す変換を行い、汎用レジスタ５の上位ア
ドレスを信号線９に出力する。汎用レジスタ５は５つの
ブロックに分けられており、１ブロックは８ワード（レ
ジスタ）の構成となっている。汎用レジスタ５における
ブロック内のアドレスは信号線６の下位アドレスによっ
て示され、ブロックのアドレスは信号線９の上位アドレ
スによって示される。
例えば、命令レジスタ２のＲ部の上位１ビットが“0"の
場合、割込みレベルに関係なくアドレス変換回路４の出
力線９は「０」となり、命令によってアクセスされる汎
用レジスタ５の領域は常にブロック０となる。一方、命
令レジスタ２のＲ部の上位１ビットが“1"の場合は、割
込みレベルが０〜３に対応してアドレス変換回路４の出
力線９は「１」から「４」となり、命令上は同一の汎用
レジスタアドレスを指定しても、汎用レジスタ５の領域
はブロック１〜５の別領域がアクセスされる。したがっ
て、各割込みレベル０〜３に固有なデータをそれぞれブ
ロック１〜４に割り当てることにより、プログラム上は
割込みレベルを意識することなく、各割込みレベル毎に
汎用レジスタ５内の固有のブロックのみがアクセスを許
可されるため、割込みが発生する毎に汎用レジスタ５の
データを主メモリ（図示せず）に退避する必要がなくな
る。また、各割込みレベル０〜３で共有するデータは汎
用レジスタ５のブロックに割り当てることにより、該ブ
ロック０を介して各割込みレベル間で共通に用いるデー
タを授受することもできる。
場合、割込みレベルに関係なくアドレス変換回路４の出
力線９は「０」となり、命令によってアクセスされる汎
用レジスタ５の領域は常にブロック０となる。一方、命
令レジスタ２のＲ部の上位１ビットが“1"の場合は、割
込みレベルが０〜３に対応してアドレス変換回路４の出
力線９は「１」から「４」となり、命令上は同一の汎用
レジスタアドレスを指定しても、汎用レジスタ５の領域
はブロック１〜５の別領域がアクセスされる。したがっ
て、各割込みレベル０〜３に固有なデータをそれぞれブ
ロック１〜４に割り当てることにより、プログラム上は
割込みレベルを意識することなく、各割込みレベル毎に
汎用レジスタ５内の固有のブロックのみがアクセスを許
可されるため、割込みが発生する毎に汎用レジスタ５の
データを主メモリ（図示せず）に退避する必要がなくな
る。また、各割込みレベル０〜３で共有するデータは汎
用レジスタ５のブロックに割り当てることにより、該ブ
ロック０を介して各割込みレベル間で共通に用いるデー
タを授受することもできる。
第３図は本発明の他の実施例の構成図で、第１図と同一
部分には同一符号を用いて示している。第１図との相違
は、命令レジスタ２のＲ部が５ビット幅で、その上位２
ビットが信号線７を経てアドレス変換回路４に入りアド
レス変換をうけることと、アドレス変換回路４かレジス
タファイル構成をとり、その内容が命令によって書き替
え可能となっていることである。レジスタファイル構成
をとるアドレス変換回路４へのデータ設定は、命令レジ
スタ２のコマンドコードＣがレジスタファイルへの設定
コマンドの時、デコーダ10のデコード出力線12が“1"と
なってアドレス変換回路４への書き込み信号が与えら
れ、命令レジスタ２のオペランドＩのデータがデータ線
11を通して書き込まれることで行われる。アドレス変換
回路４は信号線８の割込みレベルを上位アドレス、信号
線７の２ビットデータを下位アドレスとして、該レジス
タファイル内の対応するアドレスのデータを信号線９へ
出力し、汎用レジスタ５の上位アドレス（ブロックアド
レス）とする。汎用レジスタ５の下位アドレス（ブロッ
ク内アドレス）は信号線６を通し、命令レジスタ２のＲ
部の下位３ビットによって示される。
部分には同一符号を用いて示している。第１図との相違
は、命令レジスタ２のＲ部が５ビット幅で、その上位２
ビットが信号線７を経てアドレス変換回路４に入りアド
レス変換をうけることと、アドレス変換回路４かレジス
タファイル構成をとり、その内容が命令によって書き替
え可能となっていることである。レジスタファイル構成
をとるアドレス変換回路４へのデータ設定は、命令レジ
スタ２のコマンドコードＣがレジスタファイルへの設定
コマンドの時、デコーダ10のデコード出力線12が“1"と
なってアドレス変換回路４への書き込み信号が与えら
れ、命令レジスタ２のオペランドＩのデータがデータ線
11を通して書き込まれることで行われる。アドレス変換
回路４は信号線８の割込みレベルを上位アドレス、信号
線７の２ビットデータを下位アドレスとして、該レジス
タファイル内の対応するアドレスのデータを信号線９へ
出力し、汎用レジスタ５の上位アドレス（ブロックアド
レス）とする。汎用レジスタ５の下位アドレス（ブロッ
ク内アドレス）は信号線６を通し、命令レジスタ２のＲ
部の下位３ビットによって示される。
いま、プログラムによってアドレス変換回路４に設定さ
れたデータが第４図に示すものであったとする。この場
合、割込みレベル毎に割り当てられた汎用レジスタ５の
ブロックは第２図と実質的に同じになる。即ち、この場
合は、命令レジスタ２におけるＲ部の最上位１ビットは
“0"のときしか意味をもたない。一方、複数レベルの割
込みを用いない用途に本マイクロプロセッサ１を用いる
時には第５図の表に示すデータををアドレス変換回路４
に設定する。この場合、マイクロプロセッサ１が常に割
込みレベル０の状態にあるとすれば、命令レジスタ２の
Ｒ部で示す32ワードのアドレスを全て命令で用いること
が出来る。この時、割込みレベル０に対して汎用レジス
タ５はブロック０〜３が使われる。
れたデータが第４図に示すものであったとする。この場
合、割込みレベル毎に割り当てられた汎用レジスタ５の
ブロックは第２図と実質的に同じになる。即ち、この場
合は、命令レジスタ２におけるＲ部の最上位１ビットは
“0"のときしか意味をもたない。一方、複数レベルの割
込みを用いない用途に本マイクロプロセッサ１を用いる
時には第５図の表に示すデータををアドレス変換回路４
に設定する。この場合、マイクロプロセッサ１が常に割
込みレベル０の状態にあるとすれば、命令レジスタ２の
Ｒ部で示す32ワードのアドレスを全て命令で用いること
が出来る。この時、割込みレベル０に対して汎用レジス
タ５はブロック０〜３が使われる。
第１図及び第３図の実施例では、１をマイクロプロセッ
サとしたが、マイクロプロセッサ以外にも適用可能であ
ることは云うまでもない。
サとしたが、マイクロプロセッサ以外にも適用可能であ
ることは云うまでもない。
以上の説明から明らかな如く、本発明にあっては、次の
如き効果を得ることが出来る。
如き効果を得ることが出来る。
（１）命令コード上、同一のアドレスを用いて、割込み
レベ毎に個有の汎用レジスタを用いることが出来る。
レベ毎に個有の汎用レジスタを用いることが出来る。
（２）用途に応じて、割込みレベル毎に用いる汎用レジ
スタの領域の大きさ、アドレスを変えることが出来る。
スタの領域の大きさ、アドレスを変えることが出来る。
（３）（１）の理由により、割込みが発生する毎に汎用
レジスタのデータを退避させる必要がなくなり、プログ
ラムの構成が簡単になる。
レジスタのデータを退避させる必要がなくなり、プログ
ラムの構成が簡単になる。
第１図は本発明の一実施例の構成図、第２図は第１図に
おけるアドレス変換回路の論理動作を示す図、第３図は
本発明の他の実施例の構成図、第４図及び第５図は第３
図におけるアドレス変換回路に設定するデータの一例を
示す図である。 １……マイクロプロセッサ、２……命令レジスタ、３…
割込みレベル保持レジスタ、４……アドレス変換回路、
５……汎用レジスタ。
おけるアドレス変換回路の論理動作を示す図、第３図は
本発明の他の実施例の構成図、第４図及び第５図は第３
図におけるアドレス変換回路に設定するデータの一例を
示す図である。 １……マイクロプロセッサ、２……命令レジスタ、３…
割込みレベル保持レジスタ、４……アドレス変換回路、
５……汎用レジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−129658（ＪＰ，Ａ) 特開 昭51−3746（ＪＰ，Ａ) 特開 昭51−75340（ＪＰ，Ａ)
Claims (1)
- 【請求項１】各々が複数のレジスタから構成される複数
のレジスタブロックと、コマンドコード、レジスタアド
レス及びオペランドからなる命令を記憶する命令保持手
段と、割込みレベルを保持する割込みレベル保持手段
と、前記複数のレジスタブロック中の複数のレジスタか
ら前記命令で使用するレジスタを選択するレジスタ選択
手段とを有し、 前記命令保持手段は、前記コマンドコードを設定するコ
マンドコード部と、前記レジスタアドレスを設定するア
ドレス指定部と、前記オペランドを設定するオペランド
部とから構成され、 前記レジスタ選択手段は、前記アドレス指定部の一部の
内容及び前記割込みレベル保持手段の出力信号を入力し
て、前記複数のレジスタブロックの中の１ブロックを選
択する選択信号を出力するアドレス変換回路を備え、該
アドレス変換回路が出力する前記選択信号により選択さ
れる１ブロックの中から前記アドレス指定部の他の一部
の内容に基づいて前記命令保持手段に記憶した命令で使
用する前記レジスタを選択し、 前記アドレス変換回路は、その内容を該アドレス変換回
路に対する設定命令により書替え可能であること、 を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242026A JPH0731608B2 (ja) | 1983-12-23 | 1983-12-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242026A JPH0731608B2 (ja) | 1983-12-23 | 1983-12-23 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134940A JPS60134940A (ja) | 1985-07-18 |
| JPH0731608B2 true JPH0731608B2 (ja) | 1995-04-10 |
Family
ID=17083160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242026A Expired - Lifetime JPH0731608B2 (ja) | 1983-12-23 | 1983-12-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731608B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209530A (ja) * | 1990-01-12 | 1991-09-12 | Matsushita Electric Ind Co Ltd | 時分割マルチタスク実行装置 |
| JPH0528030A (ja) * | 1991-07-19 | 1993-02-05 | Fujitsu Ltd | アドレス変換方式 |
| JP2010128392A (ja) | 2008-11-28 | 2010-06-10 | Canon Inc | ハッシュ処理装置及びその方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS551621B2 (ja) * | 1974-06-28 | 1980-01-16 | ||
| JPS5935451B2 (ja) * | 1977-12-23 | 1984-08-29 | 富士通株式会社 | 汎用レジスタ・アクセス方式 |
| JPS58129658A (ja) * | 1982-01-29 | 1983-08-02 | Nec Corp | マイクロプログラム制御装置 |
-
1983
- 1983-12-23 JP JP58242026A patent/JPH0731608B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134940A (ja) | 1985-07-18 |
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