JPS61267149A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61267149A JPS61267149A JP60108738A JP10873885A JPS61267149A JP S61267149 A JPS61267149 A JP S61267149A JP 60108738 A JP60108738 A JP 60108738A JP 10873885 A JP10873885 A JP 10873885A JP S61267149 A JPS61267149 A JP S61267149A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- cache memory
- program
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は複数台のキャッシュメモリを有するデータ処理
装置に関し、特にデータ処理装量において命令とデータ
との高速読出しを可能にするキャッシュメモリに関する
。
装置に関し、特にデータ処理装量において命令とデータ
との高速読出しを可能にするキャッシュメモリに関する
。
（従来の技術）
従来、この種の複数のキャッシュメモリを有するデータ
処理装置においては、少なくともオペランド読出し用キ
ャッシュおよび命令読出し用キャッシュの２台を備えた
構成が採用されていた。
処理装置においては、少なくともオペランド読出し用キ
ャッシュおよび命令読出し用キャッシュの２台を備えた
構成が採用されていた。
（発明が解決しようとする問題点）
上述した従来のデータ処理装置は、プログラムの特性に
注意を払っていないため、特に高速の処理が要求される
オペレーティングシステムのプログラムと、それほど高
速処理が必要とはされないユーザジョブプログラムとが
同一のキャッシュメモリで走行していた。すなわち、プ
ログラムがユーザジョブプログラムの走行からオペレー
ティングシステムプログラムに戻ったとき、キャッシュ
メモリの内容はほとんどユーザジョブプログラムの内容
で占められてしまっていた。
注意を払っていないため、特に高速の処理が要求される
オペレーティングシステムのプログラムと、それほど高
速処理が必要とはされないユーザジョブプログラムとが
同一のキャッシュメモリで走行していた。すなわち、プ
ログラムがユーザジョブプログラムの走行からオペレー
ティングシステムプログラムに戻ったとき、キャッシュ
メモリの内容はほとんどユーザジョブプログラムの内容
で占められてしまっていた。
したがって、オペレーティングシステムプログラムでは
新たに主記憶よシ命令を読出して実行しなければならず
、オペレーティングシステムプログラムの実行が遅くな
るという問題があった。
新たに主記憶よシ命令を読出して実行しなければならず
、オペレーティングシステムプログラムの実行が遅くな
るという問題があった。
本発明の目的は、プログラムを実行する複数の実行レベ
ルをもった中央処理部を備え、複数のキャッシュメモリ
を有し、中央処理部がグａグラムを実行するときに実行
レベルに応じて使用する中ヤッシュメモリを指定するこ
とができるようにして上記欠点を除去し、オペレーティ
ングシステムが走行スるレベルに一つのキャッシュメモ
リをあてることができ、プログラムがユーザジョブプロ
グラムからオペレーティングシステムプログラムに切替
っても、切替る前に走行していたオペレーティングシス
テムプログラムがキャッシュメモリに残シ、主記憶に命
令を取シにゆく必要がなく、高速に実行できるように構
成したデータ処理装置を提供することにある。
ルをもった中央処理部を備え、複数のキャッシュメモリ
を有し、中央処理部がグａグラムを実行するときに実行
レベルに応じて使用する中ヤッシュメモリを指定するこ
とができるようにして上記欠点を除去し、オペレーティ
ングシステムが走行スるレベルに一つのキャッシュメモ
リをあてることができ、プログラムがユーザジョブプロ
グラムからオペレーティングシステムプログラムに切替
っても、切替る前に走行していたオペレーティングシス
テムプログラムがキャッシュメモリに残シ、主記憶に命
令を取シにゆく必要がなく、高速に実行できるように構
成したデータ処理装置を提供することにある。
（問題点を解決するための手段）
本発明によるデータ処理装置は、中央処理部と、複数の
キャッシュメモリと、キャッシュ選択回路とを具備して
構成したものである。
キャッシュメモリと、キャッシュ選択回路とを具備して
構成したものである。
中央処理部は、複数の実行レベルをもち プログラムを
実行するためのものである。
実行するためのものである。
複数のキャッシュメモリは、プログラムを格納するため
のものである。
のものである。
キャッシュ選択回路は、中央処理部によりプログラムを
実行するとき実行レベルに応じて使用するキャッシュメ
モリを指定するためのものである。
実行するとき実行レベルに応じて使用するキャッシュメ
モリを指定するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるデータ処理装置の一実施例を周
辺部分とともに示すブロック図である。
辺部分とともに示すブロック図である。
第１図において、１はデータ処理装置、１０は中央処理
部、２０．２１はそれぞれキャッシュメモリ、３０は主
記憶、４０は周辺制御装置、５０はキャッシュ選択回路
、６０はバス制御回路、１００は実行レベル情報を伝達
する信号線、１０１．１０２はそれぞれキャッシュメモ
リ２０゜２１を選択する信号線、１１ａはアドレス情報
を伝達する信号線、１２０はデータ情報を伝達する信号
線、２１０はアドレスバス信号線、２２０はデータバス
信号線、１ｉＳ０．１！１はそれぞれバス制御用の信号
線である。
部、２０．２１はそれぞれキャッシュメモリ、３０は主
記憶、４０は周辺制御装置、５０はキャッシュ選択回路
、６０はバス制御回路、１００は実行レベル情報を伝達
する信号線、１０１．１０２はそれぞれキャッシュメモ
リ２０゜２１を選択する信号線、１１ａはアドレス情報
を伝達する信号線、１２０はデータ情報を伝達する信号
線、２１０はアドレスバス信号線、２２０はデータバス
信号線、１ｉＳ０．１！１はそれぞれバス制御用の信号
線である。
次に、第１図を参照して本発明の動作について説明する
。
。
始めに、中央処理部１０は午ヤツシュ選択回路６０に対
して選択されるべきレベルと、選択されるべきキャッシ
ュメモリとを指定するため、指定情報をセットしておく
。
して選択されるべきレベルと、選択されるべきキャッシ
ュメモリとを指定するため、指定情報をセットしておく
。
次に、中央処理部１０によって読出された要求を実行す
る場合には、信号線１００上に実行レベル情報を出力し
、信号線１１０上に読出し要求アドレスを出力する。信
号線１００の実行レベル情報はキャッシュ選択回路５０
に送出され、キャッシュ選択回路６０は信号線１０１．
１０２を介して入力された情報によって目的とするキャ
ッシュメモリを選択する。キャッシュメモリ２０または
キャッシュメモリ２１が選択されると、中央処理部１０
から出力された読出し要求アドレスに従って、要求され
たデータがキャッシュメモリの内部に存在するか否かを
調べる。要求されたデータが存在する場合には、上記デ
ータを中央処理部１０に送出し、存在しない場合にはバ
ス制御信号線１３０または１３１を活性化し、バス制、
御回路６０を起動して動作させ、主記憶３０にデータを
取シにゆく。
る場合には、信号線１００上に実行レベル情報を出力し
、信号線１１０上に読出し要求アドレスを出力する。信
号線１００の実行レベル情報はキャッシュ選択回路５０
に送出され、キャッシュ選択回路６０は信号線１０１．
１０２を介して入力された情報によって目的とするキャ
ッシュメモリを選択する。キャッシュメモリ２０または
キャッシュメモリ２１が選択されると、中央処理部１０
から出力された読出し要求アドレスに従って、要求され
たデータがキャッシュメモリの内部に存在するか否かを
調べる。要求されたデータが存在する場合には、上記デ
ータを中央処理部１０に送出し、存在しない場合にはバ
ス制御信号線１３０または１３１を活性化し、バス制、
御回路６０を起動して動作させ、主記憶３０にデータを
取シにゆく。
以上のようにして、実行レベルに応じて使用するキャッ
シュメモリを選択することが可能となる。
シュメモリを選択することが可能となる。
（発明の効果）
以上説明したように本発明は、複数のキャッシュメモリ
をもち、プログラムの実行レベルに応シてキャッシュメ
モリを選択することによ）、特定のレベルのプログラム
でレベルが変更されてもキャッシュメモリ上にこれを置
き続けることが可能となるという効果がある。
をもち、プログラムの実行レベルに応シてキャッシュメ
モリを選択することによ）、特定のレベルのプログラム
でレベルが変更されてもキャッシュメモリ上にこれを置
き続けることが可能となるという効果がある。
通常、最高位の実行レベルをもつオペレーティングシス
テムプログラムには高速処理が必要であり、°システム
には一つしか存在しない。したがって、斯かるオペレー
ティングシステムのプログラムに一つのキャッシュメモ
リをあて、他の複数存在するジョブプログラムに他のキ
ャッシュメモリをあてることにより、オペレーティング
システムのプログラムを高速に実行することが可能とな
る。
テムプログラムには高速処理が必要であり、°システム
には一つしか存在しない。したがって、斯かるオペレー
ティングシステムのプログラムに一つのキャッシュメモ
リをあて、他の複数存在するジョブプログラムに他のキ
ャッシュメモリをあてることにより、オペレーティング
システムのプログラムを高速に実行することが可能とな
る。
本発明によれば、複数のキャッシュメモリをもつため、
キャッシュメモリが１台故障したとき、そのキャッシュ
メモリに格納されていたレベルのプログラムを他のキャ
ッシュメモリに格納できるようにしてキャッシュ選択回
路を再セットすることにより、大幅な性能の低下を伴わ
ず、システムの運用続行が可能となシ、システムの信頼
性を高めることができるという効果がある。
キャッシュメモリが１台故障したとき、そのキャッシュ
メモリに格納されていたレベルのプログラムを他のキャ
ッシュメモリに格納できるようにしてキャッシュ選択回
路を再セットすることにより、大幅な性能の低下を伴わ
ず、システムの運用続行が可能となシ、システムの信頼
性を高めることができるという効果がある。
第１図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。 １・ｅ・データ処理装置 １０・・・中央処理部 ２０．２１Φ拳−中ヤツシュメモリ ３０・・拳主記憶 ４０−・・周辺制御装置 ５０・・−キャッシュ選択回路 ６０拳・・バス制御回路 １００〜１０２，１１０，１２０．１３Ｏ，１，５１。
すブロック図である。 １・ｅ・データ処理装置 １０・・・中央処理部 ２０．２１Φ拳−中ヤツシュメモリ ３０・・拳主記憶 ４０−・・周辺制御装置 ５０・・−キャッシュ選択回路 ６０拳・・バス制御回路 １００〜１０２，１１０，１２０．１３Ｏ，１，５１。
Claims (1)
- 複数の実行レベルをもち、プログラムを実行するための
中央処理部と、前記プログラムを格納するための複数の
キャッシュメモリと、前記中央処理部により前記プログ
ラムを実行するとき前記実行レベルに応じて使用するキ
ャッシュメモリを指定するためのキャッシュ選択回路と
を具備して構成したことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108738A JPS61267149A (ja) | 1985-05-21 | 1985-05-21 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108738A JPS61267149A (ja) | 1985-05-21 | 1985-05-21 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267149A true JPS61267149A (ja) | 1986-11-26 |
Family
ID=14492270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108738A Pending JPS61267149A (ja) | 1985-05-21 | 1985-05-21 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310345A (ja) * | 1989-06-07 | 1991-01-17 | Mitsubishi Electric Corp | データ処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147879A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | キヤツシユメモリ制御方式 |
| JPS5971184A (ja) * | 1982-10-15 | 1984-04-21 | Nec Corp | 記憶装置 |
| JPS6017550A (ja) * | 1983-07-11 | 1985-01-29 | Hitachi Ltd | キヤツシユメモリ管理方法 |
| JPS6020254A (ja) * | 1983-07-15 | 1985-02-01 | Nec Corp | デ−タ処理装置 |
-
1985
- 1985-05-21 JP JP60108738A patent/JPS61267149A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147879A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | キヤツシユメモリ制御方式 |
| JPS5971184A (ja) * | 1982-10-15 | 1984-04-21 | Nec Corp | 記憶装置 |
| JPS6017550A (ja) * | 1983-07-11 | 1985-01-29 | Hitachi Ltd | キヤツシユメモリ管理方法 |
| JPS6020254A (ja) * | 1983-07-15 | 1985-02-01 | Nec Corp | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310345A (ja) * | 1989-06-07 | 1991-01-17 | Mitsubishi Electric Corp | データ処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0213843B1 (en) | Digital processor control | |
| KR100341180B1 (ko) | 가상어드레싱버퍼회로,및어드레스번역방법,시스템bios의셰도잉방법,실제메모리최적화방법,실제메모리이용방법,cpu제어시스템에서의에뮬레이팅방법및cpu요청리디렉트방법 | |
| US4849882A (en) | Vector processing system for processing plural vector instruction streams | |
| US4992936A (en) | Address translation method and apparatus therefor | |
| US4414627A (en) | Main memory control system | |
| JPH02267634A (ja) | 割込み処理装置 | |
| JPH0425579B2 (ja) | ||
| JPH0351011B2 (ja) | ||
| US4991083A (en) | Method and system for extending address space for vector processing | |
| US5127096A (en) | Information processor operative both in direct mapping and in bank mapping, and the method of switching the mapping schemes | |
| KR102658600B1 (ko) | 디바이스를 디버깅할 때 메타데이터에 액세스하기 위한 장치 및 방법 | |
| JPS61267149A (ja) | デ−タ処理装置 | |
| CA1302582C (en) | Apparatus and method for control of asynchronous program interrupt events in a data processing system | |
| JP2618223B2 (ja) | シングルチツプマイクロコンピユータ | |
| JPH05233560A (ja) | 多重プロセッサ回路用プロセッサ間連絡システムおよびその方法 | |
| JP2502406B2 (ja) | 記憶制御方式およびデ―タ処理装置 | |
| JPS6031647A (ja) | デ−タ処理装置 | |
| JPS58201157A (ja) | バンクメモリの制御回路 | |
| JPS6031646A (ja) | デ−タ処理装置 | |
| JP2001075824A (ja) | アクセス方法及びアクセス処理プログラムを記録した記録媒体 | |
| JPS5897770A (ja) | ベクトル命令アクセス制御方式 | |
| JPS6014435B2 (ja) | 記憶装置 | |
| JPH077355B2 (ja) | 情報処理装置 | |
| JP2752834B2 (ja) | データ転送装置 | |
| JP2954988B2 (ja) | 情報処理装置 |