JPS5897770A - ベクトル命令アクセス制御方式 - Google Patents
ベクトル命令アクセス制御方式Info
- Publication number
- JPS5897770A JPS5897770A JP56195259A JP19525981A JPS5897770A JP S5897770 A JPS5897770 A JP S5897770A JP 56195259 A JP56195259 A JP 56195259A JP 19525981 A JP19525981 A JP 19525981A JP S5897770 A JPS5897770 A JP S5897770A
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- JP
- Japan
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- access
- vector
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ベクトル処理装置からのアクセス要求を地理
する記憶制御装置のアクセス制御方式に関し、脣にアド
レス保護例外もしくはアドレス指定例外に効果的に対処
しようとするものである。
する記憶制御装置のアクセス制御方式に関し、脣にアド
レス保護例外もしくはアドレス指定例外に効果的に対処
しようとするものである。
（２）技術の背景
ペクト／Ｌ’ Ａ ” ｂｅ ’ｌｅ ａｔｅ ”−＊
Ｂ” ｂ＠＊ １）１ ｓ ｋｌｔ。
Ｂ” ｂ＠＊ １）１ ｓ ｋｌｔ。
−一・ノ加算Ａ＋Ｂ＝ａ６＋ｂｏ Ｉ ｍｌ＋ｂ１１
的＋ｂｔ−・−・、乗算ムＸ Ｂ＝１．×ｂ＠ 、
ａｌ ｘＪ 、 ａ２Ｘｂｌ 、−・−などを実行する
処理システムはベクトルエレメント長（ａｅ。
的＋ｂｔ−・−・、乗算ムＸ Ｂ＝１．×ｂ＠ 、
ａｌ ｘＪ 、 ａ２Ｘｂｌ 、−・−などを実行する
処理システムはベクトルエレメント長（ａｅ。
１ｍ・・・−などの個数）で指定された量だけのアクセ
ス要求を出しながらデータ転送を実行するベクトル処理
装置、および該アクセス要求に従って複数台の記憶装置
に対して誓込み制御および読出し制御を行う記憶制御装
＠を備える。か＼る処理システムでは、ベクトル命令の
実行のためのアクセスでアドレス保腹例外（アクセスを
許可していない領域に対してアクセスする）が生じたシ
、あるいはベクトル命令の主記憶オペランドをアクセス
するに際して行なうアドレス変換でアドレス指定例外が
発生する、つまシアドレス変換後の実アドレスが実装記
憶装置アドレス以外のアドレスを示すことがある。
ス要求を出しながらデータ転送を実行するベクトル処理
装置、および該アクセス要求に従って複数台の記憶装置
に対して誓込み制御および読出し制御を行う記憶制御装
＠を備える。か＼る処理システムでは、ベクトル命令の
実行のためのアクセスでアドレス保腹例外（アクセスを
許可していない領域に対してアクセスする）が生じたシ
、あるいはベクトル命令の主記憶オペランドをアクセス
するに際して行なうアドレス変換でアドレス指定例外が
発生する、つまシアドレス変換後の実アドレスが実装記
憶装置アドレス以外のアドレスを示すことがある。
第１図においてベクトル処理装置（ｖｐ）は、命令制御
部（１−１）、ベクトルレジスタ（１−２）、アクセス
要求部（１−３）、アクセス処理部（１−５）等の制御
系および加算、乗算などの演算系（１−４）を備えるが
、アクセス要求部１−３は概略第２図のように構成され
る。同図において、１は図示せぬ命令制御部からの論理
アドレスを実アドレ°スに変換するＲＡＭ （ランダム
アクセスメモリ）を用いたトランスレータ、２は該実ア
ドレスを数多込ムトランスレーシ曹ンレジスタ（ＴＲＲ
）、５Ｂアドレスバスレジスタ（ＡＢＲ）である。レジ
スタ２゜３＃−ｉ例えば１６ビツトで構成され、保護例
外のチェックにはレジスタ２の第１６〜１５ビツトとレ
ジスタ３の第１〜３ビツトが比較され、これらが一致し
なければ保護例外と表る。さらにレジスタ２の第１１ビ
ツトがオンである有効条件を必要とする。一方、アドレ
ス指定例外のチェックにはレジスタ２の第０〜第１２ビ
ツトとレジスタ３の第０〜第１５ビツトのうち必要なも
のが用いられ、記憶装置の実装容量に応じた判定がなさ
れる。っまシ、下表に示すように記憶装置の実装容量（
ＭＢはメガバイト）が減少するＫっれレジスタ２の上位
ビットは次第に使用されなくなる。例えば２５６ＭＢで
は上位側は第４ビツトまで使うが、１２８ＭＢではｆ８
４ビットを使わず、また６４ＭＢでは第４、第５ビツト
を使わない。
部（１−１）、ベクトルレジスタ（１−２）、アクセス
要求部（１−３）、アクセス処理部（１−５）等の制御
系および加算、乗算などの演算系（１−４）を備えるが
、アクセス要求部１−３は概略第２図のように構成され
る。同図において、１は図示せぬ命令制御部からの論理
アドレスを実アドレ°スに変換するＲＡＭ （ランダム
アクセスメモリ）を用いたトランスレータ、２は該実ア
ドレスを数多込ムトランスレーシ曹ンレジスタ（ＴＲＲ
）、５Ｂアドレスバスレジスタ（ＡＢＲ）である。レジ
スタ２゜３＃−ｉ例えば１６ビツトで構成され、保護例
外のチェックにはレジスタ２の第１６〜１５ビツトとレ
ジスタ３の第１〜３ビツトが比較され、これらが一致し
なければ保護例外と表る。さらにレジスタ２の第１１ビ
ツトがオンである有効条件を必要とする。一方、アドレ
ス指定例外のチェックにはレジスタ２の第０〜第１２ビ
ツトとレジスタ３の第０〜第１５ビツトのうち必要なも
のが用いられ、記憶装置の実装容量に応じた判定がなさ
れる。っまシ、下表に示すように記憶装置の実装容量（
ＭＢはメガバイト）が減少するＫっれレジスタ２の上位
ビットは次第に使用されなくなる。例えば２５６ＭＢで
は上位側は第４ビツトまで使うが、１２８ＭＢではｆ８
４ビットを使わず、また６４ＭＢでは第４、第５ビツト
を使わない。
表 １
上表のよう和本来”０＃であるべきビットが°１″に反
転していることでアドレス指定例外を検知できる。
転していることでアドレス指定例外を検知できる。
（３）従来技術と問題点
従来は上述した保護例外またはアドレス指定例外が発生
するとアクセス要求部は記憶制御装置（ＭＣＵ）Ｋ対し
てアクセスを中断するとともに、アクセス要求部からア
クセス処理部に対し例外検出条件を報告し、アクセス処
理部においてアクセス要求されたアクセスに対しては動
作を保証し、例外検出されたアクセス九対しては中断島
理をするため制御が複雑になる欠点が生じていた。
するとアクセス要求部は記憶制御装置（ＭＣＵ）Ｋ対し
てアクセスを中断するとともに、アクセス要求部からア
クセス処理部に対し例外検出条件を報告し、アクセス処
理部においてアクセス要求されたアクセスに対しては動
作を保証し、例外検出されたアクセス九対しては中断島
理をするため制御が複雑になる欠点が生じていた。
（４）発明の目的
本発明は、ベクトル命令の実行中にアドレス保諜例外ま
たはアドレス指定例外が生じても処理を中断することな
く、以後のアクセスを全てロードと見做しアドレスも実
在するものに切換えて擬似的に処理を完結しようとする
ものである。
たはアドレス指定例外が生じても処理を中断することな
く、以後のアクセスを全てロードと見做しアドレスも実
在するものに切換えて擬似的に処理を完結しようとする
ものである。
（５）発明の構成
本発明は、ベクトル処理装置からのアクセス要求に基づ
き記憶制御装置が記憶装置に対する書込み制御および読
出し制御を行なうベクトル命令アクセス制御方式におい
て、骸ベクトル処理装置によるベクトル命令の実行中に
アドレス保護例外もしくはアドレス指定例外が生じたと
き該ベクトル処理装置は、該記憶制御装置に対する例外
検出時点以降のアクセス要求に例外信号をそのオペレー
ジ１ンコードの一部として付して送出し、該記憶制御装
置は上記例外信号付きアクセス要求を該記憶装置に対し
て全て読出し動作に変更して実行しそして該記憶装置か
ら読出したデータを該例外信号と共に該ベクトル処理装
置へ返送するようＫして例外時のアクセス処理を行うこ
とを特徴とするものである。
き記憶制御装置が記憶装置に対する書込み制御および読
出し制御を行なうベクトル命令アクセス制御方式におい
て、骸ベクトル処理装置によるベクトル命令の実行中に
アドレス保護例外もしくはアドレス指定例外が生じたと
き該ベクトル処理装置は、該記憶制御装置に対する例外
検出時点以降のアクセス要求に例外信号をそのオペレー
ジ１ンコードの一部として付して送出し、該記憶制御装
置は上記例外信号付きアクセス要求を該記憶装置に対し
て全て読出し動作に変更して実行しそして該記憶装置か
ら読出したデータを該例外信号と共に該ベクトル処理装
置へ返送するようＫして例外時のアクセス処理を行うこ
とを特徴とするものである。
（６）発明の実施例
以下、図示の実施例を参照し表からこれを詳細に説明す
る。第３図は本発明の実施例を示す説明図で、１０はベ
クトル記憶制御装置（ＶＭＣＵ ）、１１はベクトル処
理装置内に設けられたアクセス処理部、１２は同じくベ
クトル処理装置内のベクトルレジスタ（ＶＲ）である、
同図（、）は基本構成図である０本例では保護例外また
はアドレス指定例外が生ずると第１図のアクセス要求部
はその例外情報をオペコードの一部に入れて記憶制御装
置１０にアクセスする。このとき、アドレスもアドレス
例外とならないように変更して送出する。例えば表１の
″″０１０１ビツト’に’ｊｌｉｊ転していてアドレス
指定例外となったものであれば、該゛１”ビットを１０
″に戻して送出する。とれに対する記憶制御装置１０は
アクセス処理部１１に送出するデータ転一一一 送信号ＤＴＷに例外信号を付す。データ転送信号ＤＴＷ
はアクセス要求に対応したロード（ＭＳＵからの読取シ
）データの送出要求信号かストア（ＭＳＵへの書込み）
データの要求信号のいずれかであり、通常動作との差は
例外信号が付加されるか否かである。そして、この例外
信号が付加されるとアクセス処理部１１は例外時処理を
する。
る。第３図は本発明の実施例を示す説明図で、１０はベ
クトル記憶制御装置（ＶＭＣＵ ）、１１はベクトル処
理装置内に設けられたアクセス処理部、１２は同じくベ
クトル処理装置内のベクトルレジスタ（ＶＲ）である、
同図（、）は基本構成図である０本例では保護例外また
はアドレス指定例外が生ずると第１図のアクセス要求部
はその例外情報をオペコードの一部に入れて記憶制御装
置１０にアクセスする。このとき、アドレスもアドレス
例外とならないように変更して送出する。例えば表１の
″″０１０１ビツト’に’ｊｌｉｊ転していてアドレス
指定例外となったものであれば、該゛１”ビットを１０
″に戻して送出する。とれに対する記憶制御装置１０は
アクセス処理部１１に送出するデータ転一一一 送信号ＤＴＷに例外信号を付す。データ転送信号ＤＴＷ
はアクセス要求に対応したロード（ＭＳＵからの読取シ
）データの送出要求信号かストア（ＭＳＵへの書込み）
データの要求信号のいずれかであり、通常動作との差は
例外信号が付加されるか否かである。そして、この例外
信号が付加されるとアクセス処理部１１は例外時処理を
する。
これを第２図伽）（Ｃ）で説明する。。
（ｂ）はＤＴＷがロードデータの送出要求信号の場合で
ある。通常動作で例外信号がなければ記憶装置から読出
した新しいデータをレジスタ１２に書込む。しかし、例
外処理では該記憶装置から前述のアドレスによる読出し
は行なうが、これをレジスタ１２ＫＦｉ書込まず（前の
データのままとしておく）、ノンオペレーシーンとして
おく、これに対しく＠）はＤＴＷがストアデータの要求
信号の場合である。通常動作ではアクセス処理部１１は
レジスタ１２内のデータを読出しこれを記憶装置（ＭＳ
Ｕ）にストアしようとするが、例外信号が付されてい
るとレジスタ１２からの読出しは行なわない。そして、
記憶装置に対してはＤＴＷがストア（書込み）！！求で
あるＫも拘わらずロード（読出し）制御をする。
ある。通常動作で例外信号がなければ記憶装置から読出
した新しいデータをレジスタ１２に書込む。しかし、例
外処理では該記憶装置から前述のアドレスによる読出し
は行なうが、これをレジスタ１２ＫＦｉ書込まず（前の
データのままとしておく）、ノンオペレーシーンとして
おく、これに対しく＠）はＤＴＷがストアデータの要求
信号の場合である。通常動作ではアクセス処理部１１は
レジスタ１２内のデータを読出しこれを記憶装置（ＭＳ
Ｕ）にストアしようとするが、例外信号が付されてい
るとレジスタ１２からの読出しは行なわない。そして、
記憶装置に対してはＤＴＷがストア（書込み）！！求で
あるＫも拘わらずロード（読出し）制御をする。
上述した例外処理では結局記憶装置に対する制御は全て
読出しになる。こｆ′Ｌは如何なるデータを読出すかに
意味があるのではなく、例外発生以降のアクセスをあた
かも通常動作が行なわれている様に完結させてしま訃う
とするものである。この意味からアクセスは記憶装置の
内容破壊を伴なわない冒−ドに限られ、内容破壊を伴な
うストアは一切禁止される。
読出しになる。こｆ′Ｌは如何なるデータを読出すかに
意味があるのではなく、例外発生以降のアクセスをあた
かも通常動作が行なわれている様に完結させてしま訃う
とするものである。この意味からアクセスは記憶装置の
内容破壊を伴なわない冒−ドに限られ、内容破壊を伴な
うストアは一切禁止される。
（７）発明の効果
以上述べたように本発明によれば、ベクトル命令実行中
に発生した保護例外、アドレス指定例外によって、命令
が途中で中断さｈ−ることなく擬似的に通常と同じ動作
で実行されるので、制御が容易である。つまり、中断処
理のための特別なハードを設ける必要がまく、単にノン
オペレージ璽ンとして制御するととＫよυ実現できる。
に発生した保護例外、アドレス指定例外によって、命令
が途中で中断さｈ−ることなく擬似的に通常と同じ動作
で実行されるので、制御が容易である。つまり、中断処
理のための特別なハードを設ける必要がまく、単にノン
オペレージ璽ンとして制御するととＫよυ実現できる。
京都の説明図、第３図は本発明の一実施例を示す説明図
である。
である。
図中、ＶＭＣＵは記憶制御装置、ＶＲはベクトルレジス
タである。
タである。
出願人 富士通株式会社
代理人弁理士 青 柳 稔第１図
Claims (1)
- ベクトル処理装置からのアクセス要求に基づき記憶制御
装置が記憶装置に対する書込み制御および読出し制御を
行なうベクトル命令アクセス制御方式において、該ベク
トル処理装置によるベクトル命令の実行中にアドレス保
餓例外もしくはアドレス指定例外が生じたとき該ベクト
ル処理装置は、該記憶制御装置に対する例外検出時点以
降のアクセス要求に例外信号をそのオペレージｌンコー
ドの一部として付して送出し、該記憶制御装置は上記例
外信号付きアクセス要求を該記憶装置に対して全て読出
し動作に変更して実行し、そして該記憶装置から読出し
たデータを該例外信号と共に該ベクトル処理装置へ返送
するよう処して例外時のアクセス処理を行うことを特徴
とするベクトル命令アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195259A JPS5897770A (ja) | 1981-12-04 | 1981-12-04 | ベクトル命令アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195259A JPS5897770A (ja) | 1981-12-04 | 1981-12-04 | ベクトル命令アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897770A true JPS5897770A (ja) | 1983-06-10 |
| JPH0219508B2 JPH0219508B2 (ja) | 1990-05-02 |
Family
ID=16338154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195259A Granted JPS5897770A (ja) | 1981-12-04 | 1981-12-04 | ベクトル命令アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897770A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0141232A2 (en) * | 1983-10-24 | 1985-05-15 | International Business Machines Corporation | Vector processing unit |
| EP0147858A2 (en) * | 1983-12-26 | 1985-07-10 | Hitachi, Ltd. | Vector processing apparatus |
| CN112054482A (zh) * | 2020-08-06 | 2020-12-08 | 三峡大学 | 基于dtw算法的换流变压器零序差动保护防误动方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533746A (en) * | 1976-07-01 | 1978-01-13 | Fujitsu Ltd | Memory control system |
-
1981
- 1981-12-04 JP JP56195259A patent/JPS5897770A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533746A (en) * | 1976-07-01 | 1978-01-13 | Fujitsu Ltd | Memory control system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0141232A2 (en) * | 1983-10-24 | 1985-05-15 | International Business Machines Corporation | Vector processing unit |
| EP0147858A2 (en) * | 1983-12-26 | 1985-07-10 | Hitachi, Ltd. | Vector processing apparatus |
| CN112054482A (zh) * | 2020-08-06 | 2020-12-08 | 三峡大学 | 基于dtw算法的换流变压器零序差动保护防误动方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0219508B2 (ja) | 1990-05-02 |
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