JPH0351011B2 - - Google Patents

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JPH0351011B2
JPH0351011B2 JP57028731A JP2873182A JPH0351011B2 JP H0351011 B2 JPH0351011 B2 JP H0351011B2 JP 57028731 A JP57028731 A JP 57028731A JP 2873182 A JP2873182 A JP 2873182A JP H0351011 B2 JPH0351011 B2 JP H0351011B2
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JP
Japan
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cache memory
memory
segment
cache
information processing
Prior art date
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JP57028731A
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English (en)
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JPS58147879A (ja
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Akira Sakauchi
Shohei Suzuki
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
    • G—PHYSICS
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
    • G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed

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Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はセグメンテーシヨン方式を採用する情
報処理装置に採用して好適なキヤツシユメモリ制
御方式に関する。
［発明の技術的背景とその問題点］ 情報処理装置において、主記憶装置の動作速度
は中央処理装置の命令処理速度に比較して遅いた
め、主記憶装置のデータの一部写しをキヤツシユ
メモリと称される高速メモリに持つことにより、
メモリのデータアクセスによる処理速度の低下を
防止する技術が一般的に知られている。
上記アーキテクチヤを採用する情報処理装置で
は、キヤツシユメモリによる処理効率の向上をは
かるため、中央処理装置の参照するデータがキヤ
ツシユメモリの中に存在する割合（ヒツト率）を
高めるのに、いろいろな方策がとられる。
そのためには、キヤツシユメモリの内容の置換
が生じにくくなるようにキヤツシユメモリの容量
を大きくすること、キヤツシユメモリの内容を無
効化する割合を減らす方策等がある。
更に、中央処理装置内の処理ユニツト（例え
ば、命令解読部分と演算実行部分）毎のメモリア
クセスの競合を減らすため、命令用のキヤツシユ
とデータ用のキヤツシユとを別個に持つ情報処理
装置もある。
第１図は命令用キヤツシユとデータ用キヤツシ
ユとを別個に持つ情報処理装置の構成例を示すブ
ロツク図である。
図示した情報処理装置は、中央処理装置１１と
主記憶装置１２がメモリバス１３を介して接続さ
れている。中央処理装置１１は、機能的には命令
解読部１０１と演算処理部１０２とに区分されて
おり、それぞれ命令用キヤツシユ１４とデータ用
キヤツシユ１５を介してメモリバス１３に接続さ
れている。
この場合、いずれのキヤツシユメモリを使用す
るかは、メモリアクセスが命令読み出しか否かの
ハードウエア論理に依存し、ソフトウエアとは無
関係に行われるのが通常である。
他の情報処理装置の構成例を第２図に示す。こ
の例では、キヤツシユメモリを例えばOS（オペレ
ーテイングシステム）用とユーザ用の２領域に区
分し、ユーザタスクの切替えによるキヤツシユの
無効化時にOS領域のキヤツシユが無効化されな
いようにコントロールされる。
図示する如く、この情報処理装置は中央処理装
置２１とメモリバス２３の間にキヤツシユメモリ
が配置されている。
キヤツシユメモリは、２４と２５のブロツクで
示すように２つのユニツトに区分され、中央処理
装置２１がキヤツシユをアクセスするとき、その
いずれかが選択され使用される。
従来、キヤツシユメモリの２つのユニツトの選
択に中央処理装置の実行モードが利用されるもの
があつた。
中央処理装置は、OSのみが動作する特権モー
ドや一般ユーザプログラムが動作するユーザモー
ド等複数の実行モードを持つのが一般的である。
これを利用して実行モードによつて使用するキ
ヤツシユメモリユニツトを選択することが可能で
ある。
この方法によれば、キヤツシユメモリのユニツ
ト選択をソフトウエアに見せることなく管理でき
るが、特権モードで動作するプログラムステツプ
が大きくなるとOS用キヤツシユメモリ中のアク
セス頻度の高い部分も置換される可能性があると
いう欠点を生じる。
キヤツシユメモリのユニツト選択に用いられる
他の例では、OSが置かれているメモリ内位置
（これは仮想記憶方式をとる場合には論理記憶空
間内の位置の場合もある。）が定まつている場合
が大いことを利用するもので、メモリアクセスの
ために生成されたメモリアドレスがある一定範囲
に入つているか否かでキヤツシユメモリユニツト
を選択するものである。
この場合には、OS作成時第１のキヤツシユメ
モリユニツトを使用したいものをメモリ内の一定
領域に集めるようにしておけば良いが、OSの修
正等によりメモリ内位置を変更するとき等に融通
性に欠けるといつた欠点がある。
［発明の目的］ 本発明は上記した欠点を除去したキヤツシユメ
モリ制御方式を提供することを目的とする。
［発明の概要］ 本発明は、主記憶の一部写しを保持するキヤツ
シユメモリユニツトを複数持ち、更にセグメンテ
ーシヨン方式を採用する情報処理装置において、
上記主記憶をアクセスする際、アドレス生成に使
用するセグメント記述子に上記複数のキヤツシユ
メモリユニツトを選択的に使用するものである。
これによれば、キヤツシユメモリのユニツト制
御は大きくソフトウエアに依存することになる
が、逆にソフトウエア次第で効率の良いキヤツシ
ユメモリ制御が実現できる。
［発明の実施例］ 以下、第３図以降を使用して本発明に関し詳細
説明を行う。
上記規模の情報処理装置において使用されるプ
ログラムは、メモリ（仮想記憶方式を取る情報処
理装置の場合には論理記憶空間）内の論理的な記
憶単位であるセグメントの集合で構成される。各
セグメントはセグメント記述子という特別のデー
タで記述される。
第３図に本発明にて使用されるセグメント記述
子の例を示す。
図において、ベースフイールド３１はセグメン
トのメモリ内の開始番地を指定し、サイズフイー
ルド３２はセグメントの大きさを指定する。３３
はアクセス制御のためのフラグフイールドであ
り、例えば読み出し、書込み、あるいは実行の可
否等を指定する。
フイールド３４は本発明により追加されるフイ
ールドであり、このフイールドによつてこのセグ
メントをアクセスする場合に複数のキヤツシユメ
モリユニツトの内の選択すべきユニツトを指定す
るものである。
第４図にセグメント記述子を使用してメモリア
ドレスを生成する回路の本発明実施例を示す。中
央処理装置４００には、いくつかのセグメント記
述子を保持するセグメントレジスタ群４０が置か
れる。
メモリを参照するにあたつて必要なセグメント
記述子はあらかじめセグメントレジスタ群４０の
中の１個のレジスタにロードされ、セグメントレ
ジスタ番号によつて参照される。
メモリアドレス生成時にはセグメント番号がラ
イン４６に与えられ、合わせてセグメント内アド
レスがライン４５に与えられる。ライン４６を介
して与えられるセグメント番号によつて決定され
るセグメントレジスタがセグメントレジスタ群４
０の中から決定され、そのベース４１、サイズ４
２、キヤツシユメモリのユニツト指定フイールド
４４等が出力される。
ベース４１は加算器４７に供給され、ライン４
５を介して供給されるセグメント内アドレスと加
算され、その結果がメモリアドレスレジスタ５１
にセツトされる。
サイズ４２は比較器４８に供給され、ライン４
５を介して供給されるセグメント内アドレスのサ
イズチエツクのために使用される。
同時に読み出されたキヤツシユ指定フイールド
４４の内容はレジスタ５２にセツトされる。
ここで、キヤツシユメモリが例えばOSとユー
ザの２つの群に分けられるならばレジスタ５２は
１ビツトの容量で済む。
第５図は本発明を実施することにより得られる
動作（キヤツシユメモリユニツト指定レジスタ５
２により２つのキヤツシユメモリユニツト５５，
５６のうちのいずれか１個が選択される）をブロ
ツク図に示した動作概念図である。
図において、５５，５６で示されるブロツクは
各々第１、第２のキヤツシユメモリユニツトであ
る。生成されたメモリアドレス（第４図５１）は
双方のキヤツシユメモリユニツト５５，５６に供
給される。一方、キヤツシユ指定レジスタ５２の
情報は、一方のキヤツシユメモリユニツト５６に
はその内容そのままを付勢信号として入力し、他
方のキヤツシユメモリユニツト５５にはその内容
の否定回路５３による否定出力を付勢信号として
入力する。
即ち、キヤツシユメモリユニツト５５と５６は
必ずキヤツシユ指定レジスタ５２の内容で選択さ
れた方だけが排他的に動作するように付勢され
る。
［発明の効果］ 以上説明の如く、メモリを参照する際に使用さ
れたセグメント記述子の指示に従つて複数のキヤ
ツシユメモリユニツトのうちの１個を指定するこ
とができる。
このことにより、キヤツシユメモリのユニツト
選択制御は大きくソフトウエアに依存することに
なるが、逆にソフトウエア次第で効率の良いキヤ
ツシユメモリ制御を実現できる。
【図面の簡単な説明】
第１図・第２図は従来における情報処理装置の
構成例を示すブロツク図、第３図は本発明にて使
用されるセグメント記述子の内部フオーマツトを
示す図、第４図・第５図は本発明の実施例を示す
ブロツク図である。 ４００……中央処理装置、５２……キヤツシユ
ユニツト指定レジスタ、５５，５６……キヤツシ
ユメモリユニツト。

Claims (1)

  1. 【特許請求の範囲】 １ セグメンテーシヨン方式を採用する情報処理
    装置において、 主記憶の任意の一部写しを保持する複数のキヤ
    ツシユメモリユニツトと、 前記複数のキヤツシユメモリユニツトのうちの
    １つを指定するフイールドを有するセグメント識
    別子と、 前記セグメント識別子の指定フイールドを参照
    し、前記複数のキヤツシユメモリユニツトのうち
    の１つを選択しアクセスする手段とを具備するこ
    とを特徴とするキヤツシユメモリ制御方式。
JP57028731A 1982-02-26 1982-02-26 キヤツシユメモリ制御方式 Granted JPS58147879A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP57028731A JPS58147879A (ja) 1982-02-26 1982-02-26 キヤツシユメモリ制御方式
US06/728,459 US4654782A (en) 1982-02-26 1985-05-01 Variable segment size plural cache system with cache memory unit selection based on relative priorities of accessed encached programs

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57028731A JPS58147879A (ja) 1982-02-26 1982-02-26 キヤツシユメモリ制御方式

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JPS58147879A JPS58147879A (ja) 1983-09-02
JPH0351011B2 true JPH0351011B2 (ja) 1991-08-05

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ID=12256574

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JP57028731A Granted JPS58147879A (ja) 1982-02-26 1982-02-26 キヤツシユメモリ制御方式

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